異步FIFO相關(guān)面試問題

又到了一年一度的招聘季節(jié)，有粉絲私信問了一個問題，一個關(guān)于以前流傳出來的大廠面試的題目，個人覺得算是比較經(jīng)典的題目，也是工作中經(jīng)常遇到的一個問題，所以準(zhǔn)備寫一篇回答下。

題目內(nèi)容

有一個數(shù)據(jù)需要從A時鐘域同步到B時鐘域，數(shù)據(jù)位寬是512bit的，但是考慮到其他原因，目前只允許使用256bit異步FIFO（已經(jīng)考慮空度滿寫的保護(hù)），因此設(shè)計了一個方案，如下圖所示，請問該方案有什么問題？如何優(yōu)化？

分析

通過上圖我們可以看到，512bit的數(shù)據(jù)，被分成了2組256bit的數(shù)據(jù)，采用同一個寫使能信號寫入到2個不同的異步FIFO中。在讀這一側(cè)，通過一個FIFO的空信號，同時將2個FIFO中的數(shù)據(jù)讀出來。乍一看起來好像沒有什么問題，且仿真的話，也不會有問題。但是在實際芯片中卻不是這么回事。主要的錯誤就是誤認(rèn)為完全相同的異步FIFO在空、滿信號狀態(tài)上表現(xiàn)也一樣。

我們知道異步FIFO的空滿信號是通過格雷碼地址經(jīng)過轉(zhuǎn)換后比較得到的，而格雷碼在穿越異步時鐘域的時候，由于亞穩(wěn)態(tài)，有可能造成穿越的結(jié)果出現(xiàn)延遲。如下圖所示，在t1時刻，寫地址的格雷碼已經(jīng)由00變成01，即寫入了一個數(shù)據(jù)。讀時鐘r_clk在采樣的過程中，由于亞穩(wěn)態(tài)寫地址同步后，可能得到01，或者00，如果得到01，那么在t2時刻empty信號就可以拉低了，如果是00，那么在t2時刻empty不會拉低，需要在t3時刻拉低。

一句話總結(jié)，對于2個完全一樣的異步FIFO，即使同時寫入數(shù)據(jù)，在讀時鐘域，empty信號的產(chǎn)生也是不一樣的，同樣，在寫時鐘域，full信號的產(chǎn)生也是不一樣的。

解決方案

這個問題的解決方案其實很簡單，寫入測，ready_o信號的產(chǎn)生不能只使用fifo_1的滿信號，也要使用fifo_2的滿信號，即ready_o = full1_n & full2_n(full低電平有效)。同理，在讀數(shù)據(jù)的時候，不能只看fifo_1是否空，必須是2個fifo都不空的時候才可能讀數(shù)據(jù)。

總結(jié)

其實上面這個題目在實際項目是經(jīng)常用到的。2個FIFO被同時寫入的時候，默認(rèn)為2個FIFO是同時不空的，通過上面的分析，我們知道異步FIFO不是這么回事，那同步FIFO呢？理論上來講，同步FIFO是同時不空的。但是不同廠家設(shè)計的FIFO，其特性可能也有差異，從代碼的可移植性和可靠性來講，也不建議采用一個FIFO為空就推斷另一個FIFO也為空的方案，必須嚴(yán)格遵守：使用哪個FIFO，就要使用它的空、滿信號。