應用筆記 | STM32U575/585 MCU 硬件開發(fā)入門

1、引言

本應用筆記為系統(tǒng)開發(fā)者概述了開發(fā)板特性的硬件實現(xiàn)。開發(fā)板特性為供電電源、時鐘管理、復位控制、自舉模式設置和調試管理。

本文檔詳細介紹了如何使用 STM32U575xx 和 STM32U585xx 微控制器（也稱為STM32U575/585）。其中介紹了使用這些 MCU開發(fā)應用程序所需的最少硬件資源。

本文還包括了詳細的參考設計原理圖，說明了其主元件、接口和模式。本文檔適用于基于 Arm?的 STM32U575/585 微控制器。

2、電源管理

2.1 電源

STM32U575/585 器件要求 1.71 至 3.6 V 的工作電壓電源（VDD）。

下面列出的獨立電源可用于特定外設：

? VDD = 1.71 V 至 3.6 V

VDD 是為 I/O、內(nèi)部穩(wěn)壓器和系統(tǒng)模擬信號（如復位、電源管理和內(nèi)部時鐘）供電的外部電源。VDD 通過VDD 引腳從外部提供。

? VDDA = 1.58 V (COMPs) / 1.6 V (DACs/OPAMPs) / 1.62 V (ADCs) / 1.8 V (VREFBUF) 至 3.6 V

VDDA 是為 A/D 轉換器、D/A 轉換器、電壓參考緩沖器、運算放大器和比較器供電的外部模擬電源。VDDA 電壓電平獨立于 VDD 電壓。不使用這些外設時，VDDA 引腳必須優(yōu)先連接至 VDD 電壓電源。

提示 如果 VDDA 引腳保持為高阻抗或連接至 VSS，則可施加到 I/O（具有"_a" I/O 結構）上的最大輸入電壓將降低（參見器件數(shù)據(jù)手冊以了解更多詳細信息）。

? VDDSMPS = 1.71 V 至 3.6 V

VDDSMPS 是為 SMPS 降壓轉換器供電的外部電源。它通過 VDDSMPS 引腳從外部提供，且必須連接到與VDD 引腳相同的電源。

? VLXSMPS

VLXSMPS 引腳是開關 SMPS 降壓轉換器輸出。

? VDD11

VDD11 是通過內(nèi)部 SMPS 降壓轉換器 VLXSMPS 引腳提供的數(shù)字內(nèi)核電源。僅出現(xiàn)在具有內(nèi)部 SMPS 的封裝上的兩個 VDD11 引腳連接至總量為 4.7 μF（典型值）的外部電容。此外，每個 VDD11 引腳需要一個 100 nF陶瓷電容。

? VCAP

VCAP 是來自內(nèi)部 LDO 穩(wěn)壓器的數(shù)字內(nèi)核電源。VCAP 引腳（一個或兩個）僅出現(xiàn)在只具有 LDO（無SMPS）的封裝上，需要連接至總量為 4.7 μF（典型值）的外部電容。此外，每個 VCAP 引腳需要一個 100nF 陶瓷電容。

提示 – 如果有兩個 VCAP 引腳（UFBGA169 封裝），則每個引腳必須連接至 2.2 μF 電容（總量約為 4.4 μF）（最大 4.7 μF）。每個 VCAP 還需要一個 100 nF 陶瓷電容。

– SMPS 電源引腳（VLXSMPS、VDD11、VDDSMPS、VSSSMPS）僅在具有 SMPS 的封裝上可用。在此類封裝中，STM32U575/585 器件并聯(lián)嵌入了兩個穩(wěn)壓器（一個 LDO 和一個 SMPS），以便為數(shù)字外設提供VCORE 電源。VDD11 引腳上需要總 4.7 μF 的外部電容和 2.2 μH 線圈。此外，每個 VDD11 引腳需要一個100 nF 陶瓷電容。

– Flash 由 VCORE 和 VDD 供電。

? VDDUSB = 3.0 V 至 3.6 V

VDDUSB 為外部獨立電源，為 USB 收發(fā)器供電。VDDUSB 電壓電平獨立于 VDD 電壓。不使用 USB 時，VDDUSB 引腳必須優(yōu)先連接至 VDD 電壓電源。

提示如果 VDDUSB 引腳保持為高阻抗或連接至 VSS，則可施加到 I/O（具有"_u" I/O 結構）上的最大輸入電壓將降低（參見器件數(shù)據(jù)手冊以了解更多詳細信息）。

? VDDIO2 = 1.08 V 至 3.6 V

VDDIO2 是為 14 個 I/O (port G[15:2])供電的外部電源。VDDIO2 電壓級別與 VDD 電壓無關，不使用 PG[15:2]時，最好連接到 VDD。

提示 在小封裝上，VDDA、VDDIO2 或 VDDUSB 獨立電源可能不作為專用引腳出現(xiàn)，且內(nèi)部連接至 VDD 引腳。如果產(chǎn)品上不支持某功能，則該功能也不會出現(xiàn)。

? VBAT = 1.65 V 至 3.6 V（保證功能降至 VBOR_VBAT 最小值，參見產(chǎn)品數(shù)據(jù)手冊）

當 VDD 掉電時（通過電源開關），VBAT 為 RTC、TAMP、外部時鐘 32 kHz 振蕩器、備份寄存器和可選備份SRAM 提供電源。

? VREF- 和 VREF+

VREF+ 為 ADC 和 DAC 的輸入?yún)⒖茧妷骸Ｊ鼓軙r，它還是內(nèi)部電壓參考緩沖器（VREFBUF）的輸出。當ADC 和 DAC 不使能時，VREF+引腳可接地。

內(nèi)部電壓參考緩沖器支持四個輸出電壓，可利用 VREFBUF_CSR 寄存器中的 VRS[2:0]字段進行配置：

– VREF+大約為 1.5 V。這要求 VDDA ≥ 1.8 V。

– VREF+大約為 1.8 V。這要求 VDDA ≥ 2.1 V。

– VREF+大約為 2.048 V。這要求 VDDA ≥ 2.4 V。

– VREF+大約為 2.5 V。這要求 VDDA ≥ 2.8 V。

VREF- 和 VREF+ 引腳并非在所有封裝上可用。當不可用時，它們分別與 VSSA 和 VDDA 引腳綁定。

當 VREF+引腳與 VDDA 在一個封裝中互相綁定時，內(nèi)部 VREFBUF 不可用且必須禁用。

VREF- 必須始終等于 VSSA。

下圖顯示了 STM32U575/585 器件電源概述，具體取決于 SMPS 存在性。

在無 SMPS 的器件中，I/O 和系統(tǒng)模擬外設（如 PLL 和復位模塊）由 DD 電源供電。為數(shù)字外設和存儲器供電的VCORE 電源由 LDO 生成。

提示 如果選定的封裝具有 SMPS 降壓轉換器選項，但 SMPS 不被應用程序使用（而是使用嵌入式 LDO），則建議設置 SMPS 電源引腳，如下所示：

? 將 VDDSMPS 和 VLXSMPS 連接至 VSS

? 將 VDD11 引腳通過兩個(2.2 μF + 100 nF)電容連接至 VSS（如在正常模式下）

2.1.1 獨立模擬外設電源

為了提高 ADC 和 DAC 轉換精度、擴展供電的靈活性，模擬外設配有獨立電源，可以單獨濾波并屏蔽 PCB 上的噪聲。

模擬外設的電壓電源輸入在單獨的 VDDA 引腳上可用。VSSA 引腳提供了獨立的電源接地連接。

VDDA 電源電壓可與 VDD 不同。復位后，由 VDDA 供電的模擬外設是邏輯隔離且電隔離的，因而不可用。當 VDDA電源存在時，使用這些外設前，必須通過設置 PWR_SVMCR 寄存器中的 ASV 位，解除此隔離。

VDDA 電源可由模擬電壓監(jiān)測(AVM)監(jiān)控，并與兩個閾值（AVM1 為 1.6 V，而 AVM2 為 1.8 V）進行比較。有關更多詳細信息，請參見器件數(shù)據(jù)手冊和參考手冊的“外設電壓監(jiān)測(PVM)”部分。

當使用單供電時，VDDA 引腳可外部連接至同一 VDD 電源，為得到無噪聲的 VDD 參考電壓，需通過外部濾波電路。

ADC 和 DAC 參考電壓

為確保低電壓輸入和輸出上的更好精度，用戶可將 VREF+連接至一個獨立的、低于 VDDA 的參考電壓源。

對于模擬輸入 （ADC）或輸出 （DAC）信號， VREF+為最高電壓，以滿量程值表示。VREF+可由外部參考或VREFBUF（可以輸出可配置電壓：1.5、1.8、2.048 或 2.5 V）來提供。VREFBUF 還可通過 VREF+引腳為外部元件提供電壓。

有關更多信息，請參見器件數(shù)據(jù)手冊和參考手冊的“電壓參考緩沖器(VREFBUF)”部分。

2.1.2 獨立 I/O 電源軌

來自端口 G（PG[15:2]）的一些 I/O 由單獨的電源軌供電。此軌的電源范圍為 1.08 V 至 3.6 V，可通過 VDDIO2 引腳外部提供。VDDIO2 電壓電平完全獨立于 VDD 或 VDDA。

VDDIO2 引腳僅可用于一些封裝（參見數(shù)據(jù)手冊中的引腳排列詳細信息，以了解 I/O 列表）。

復位后，由 VDDIO2 供電的 I/O 是邏輯隔離且電隔離的，因而不可用。當 VDDIO2 電源存在時，從 PG[15:2]使用任一I/O 前，必須通過設置 PWR_SVMR 寄存器中的 IO2SV 位，解除此隔離。

VDDIO2 電源由 VDDIO2 電壓監(jiān)測(IO2VM)監(jiān)控且與內(nèi)部參考電壓（3/4 VREFINT，約為 0.9 V）進行比較。有關更多詳細信息，請參見器件數(shù)據(jù)手冊和參考手冊的“外設電壓監(jiān)測(PVM)”部分。

2.1.3 獨立的 USB 收發(fā)器電源

USB 收發(fā)器通過一個單獨的電源 VDDUSB 供電。VDDUSB 范圍從 3.0 V 到 3.6V，完全獨立于 VDD 或 VDDA。

復位后，由 VDDUSB 供電的 USB 功能是邏輯隔離且電隔離的，因而不可用。當 VDDUSB 電源存在時，使用 USB OTG 外設前，須通過設置 PWR_SVMR 寄存器中的 USV 位，解除此隔離。

VDDUSB 電源由 USB 電壓監(jiān)測(UVM)監(jiān)控且與內(nèi)部參考電壓（VREFINT，約為 1.2 V）進行比較。有關更多詳細信息，請參見器件數(shù)據(jù)手冊和產(chǎn)品參考手冊的“外設電壓監(jiān)測(PVM)”部分。

2.1.4 電池備份域

為了在 VDD 掉電時，還能保留備份寄存器的內(nèi)容，且為 RTC 供電，可將 VBAT 引腳連接到電池或者其他備用電源上。

VBAT 引腳為 RTC、TAMP、LSE 振蕩器和 PC13 到 PC15 I/O 供電，允許 RTC 在主電源關閉時也可工作。

當在 PWR_BDCR1 寄存器中設置 BREN 位時，可通過 VBAT 引腳為備份 SRAM 供電。

VBAT 電源的開關由復位模塊中內(nèi)置的掉電復位電路進行控制。

Caution:

? 在 tRSTTEMPO（VDD 啟動時）或 PDR（下電復位）檢測期間，VBAT 和 VDD 之間的電源開關仍連接到 VBAT引腳。

? 在啟動階段，如果 VDD 的建立時間小于 tRSTTEMPO（有關 tRSTTEMPO 的值，參見數(shù)據(jù)手冊）且 VDD > VBAT+ 0.6 V，會有電流經(jīng)由 VDD 引腳和電源開關(VBAT)之間連接的內(nèi)部二極管注入 VBAT 引腳。如果連接到VBAT 引腳的電源/電池無法承受此注入電流，則強烈建議在該電源與 VBAT 引腳之間連接一個低壓降二極管。如果沒有使用任何外部電池，建議將該 VBAT 引腳連接到帶有 100 nF 外部去耦電容的 VDD 上。

通過 VDD 對備份域供電時（模擬開關連接到 VDD 引腳），以下引腳可用：

? PC13、PC14 和 PC15，可用作 GPIO 引腳

? PC13、PC14 和 PC15——三個引腳可由 RTC 或 LSE 進行配置（參見參考手冊的 RTC 部分）

? 下列引腳，由 TAMP 配置為篡改引腳：

– PE3（TAMP_IN6/TAMP_OUT3）

– PE4（TAMP_IN7/TAMP_OUT8）

– PE5（TAMP_IN8/TAMP_OUT7）

– PE6（TAMP_IN3/TAMP_OUT6）

– PC13（TAMP_IN1/TAMP_OUT2）

– PA0（TAMP_IN2/TAMP_OUT1）

– PA1（TAMP_IN5/TAMP_OUT4）

– PC5（TAMP_IN4/TAMP_OUT5）

提示

? 由于電源開關僅能傳遞有限的電流(3 mA)，因此使用輸出模式的 PC13 到 PC15 I/O 受限：速率必須限制在2 MHz，最大負載為 30 pF。這些 I/O 不能作為電流源使用（如，驅動 LED）。

? 在 VDD 下，TAMP_OUTx 引腳（PE3、PE4、PE5、PE6、PA0、PA1、PC5）與其連接到的 GPIO 保持相同的速度特性。但是，在 VBAT 下，TAMP_OUTx 引腳的速度必須限制為 500 kHz。

? 在 VDD 或 VBAT 下，PC13 引腳的速度必須始終限制為 2 MHz。

備份域訪問

系統(tǒng)復位后，備份域（RCC_BDCR、PWR_BDCR1、RTC、TAMP、備份寄存器及備份 SRAM）將受到保護，以防止意外的寫訪問。要使能對備份域的訪問，請按以下步驟進行操作：

1. 通過在 RCC_AHB3ENR 寄存器中設置 PWREN 位，使能電源接口時鐘。

2. 在 PWR_DBPR 寄存器中設置 DBP 位，使能對備份域的訪問。

VBAT 電池充電

當 VDD 存在時，可通過 5 kΩ 或 1.5 kΩ 的內(nèi)部電阻為 VBAT 上的外部電池供電，具體取決于 PWR_BDCR2 寄存器中的 VBRS 位。

可通過在 PWR_BDCR2 中設置 VBE 位來使能電池充電。在 VBAT 模式下自動禁用。

2.1.5 調壓器

STM32U575/585 器件并聯(lián)嵌入了以下內(nèi)部調節(jié)器，以便為數(shù)字外設、SRAM1/2/3/4 和嵌入式 Flash 存儲器提供VCORE 電源：

? SMPS 降壓轉換器

? LDO（線性電壓穩(wěn)壓器）

可以在應用程序運行時進行選擇，具體取決于應用需求。SMPS 可降低功耗，但 SMPS 產(chǎn)生的噪音可能會影響一些外設行為，需要應用程序在運行外設時切換至 LDO，以達到最佳性能。

除了待機電路和備份域，LDO 或 SMPS 可用于所有電壓調節(jié)范圍（范圍 1/2/3/4）、所有停止模式（停止 0/1/2/3）和待機模式（有 SRAM2）（參見參考手冊中的“低功耗模式總結”表）。

無 SMPS 的 STM32U575/585 器件僅嵌入了 LDO 穩(wěn)壓器，該穩(wěn)壓器可控制所有電壓調節(jié)范圍和功耗模式。

動態(tài)電壓調節(jié)管理

LDO 和 SMPS 穩(wěn)壓器可提供四種不同的電壓（電壓調節(jié)），且可在所有停止模式下工作。這兩種穩(wěn)壓器均可在以下范圍操作：

? 范圍 1（1.2 V、160 MHz），高性能：提供 1.2 V 的典型輸出電壓，且在系統(tǒng)時鐘頻率高達 160 MHz 時使用。

? 范圍 2（1.1 V、110 MHz），中/高性能：提供 1.1 V 的典型輸出電壓，且在系統(tǒng)時鐘頻率高達 110 MHz 時使用。

? 范圍 3（1.0 V、55 MHz），低/中功率：提供 1.0 V 的典型輸出電壓，且在系統(tǒng)時鐘頻率高達 55 MHz 時使用。

? 范圍 4（0.9 V、25 MHz），低功率：提供 0.9 V 的典型輸出電壓，且在系統(tǒng)時鐘頻率高達 25 MHz 時使用。

通過 PWR_VOSR 寄存器中的 VOS[1:0]字段選擇電壓調節(jié)。

Caution:

在將范圍 1 和范圍 2 中的系統(tǒng)時鐘頻率增加至超過 50 MHz 之前，必須啟用EPOD（嵌入式功率分配）加速器且使其就緒（有關在電壓調節(jié)范圍之間切換的順序，參見參考手冊）。

2.1.6 I/O 模擬開關的供電

一些 I/O 嵌入模擬開關，用于模擬外設（ADC、COMP、DAC）和 TSC（觸摸感應控制器）功能。默認情況下，這些開關由 VDDA 供電，但可以由 VDDA 升壓器或 VDD 供電，具體取決于SYSCFG_CFGR1 寄存器中 ANASWVDD和 BOOSTEN 位的配置。

建議在 VDDA、VDDA 升壓器和 VDD 之間以最高電壓值為 I/O 開關供電。

提示 如果可能，選擇噪音通常較小的 VDDA 或 VDDA 升壓器，而非 VDD。TSC 功能的模擬開關由 VDD 供電。

2.2 電源方案

器件通過穩(wěn)定的 VDD 電源供電，如下所述：

? VDD 引腳必須連至帶有外部去耦電容的 VDD：封裝的 10 μF（典型值，最低 4.7 μF）單個鉭電容或陶瓷電容，及每個 VDD 引腳的 100 n 陶瓷電容。

? VDD11 引腳僅出現(xiàn)在有 SMPS 的封裝上。SMPS 降壓轉換器需要在 VLXSMPS 和 VDD11 引腳之間連接一個2.2 μH（典型值）外部陶瓷線圈。此外，將 VDD11 引腳上的兩個 2.2 μF 電容連接到 VSSSMPS 引腳。接著，需要在每個 VDD11 引腳和接地之間連接一個 100 nF 陶瓷電容。

? VCAP 引腳僅出現(xiàn)在標準封裝（無 SMPS）上。它需要將一個 4.7 μF（典型值）外部去耦電容連接至 VSS。如果有兩個 VCAP 引腳（UFBGA169 封裝），則每個 VCAP 引腳必須連接至 2.2 μF（典型值）電容（最大4.7 μF）。此外，需要在每個 VCAP 引腳和接地之間連接一個 100 nF 陶瓷電容。

? VDDA 引腳必須連至兩個外部去耦電容，100 nF 陶瓷電容和 1 μF 鉭電容或陶瓷電容?？刹捎酶啻胧┻^濾數(shù)字噪聲：VDDA 可通過鐵氧體磁環(huán)連至 VDD。

? VDDIO2 引腳必須連接至 4.7 μF 的外部去耦電容、鉭電容或陶瓷電容。此外，每個 VDDIO2 引腳需要一個外部 100 nF 陶瓷電容。

? VDDUSB 引腳必須連接至外部 100 nF 陶瓷電容。

? VREF+引腳可通過外部電壓參考提供。這種情況下，必須在此引腳上連接外部 100 nF + 1 μF 鉭或陶瓷電容。它也可由 VREFBUF 內(nèi)部供電。這種情況下，此引腳上必須連接外部 100 nF + 1 μF（典型值）電容。

? VBAT 引腳可連接至外部電池來保持備份域內(nèi)容：

– 當 VDD 存在時，可通過 5 kΩ 或 1.5 kΩ 的內(nèi)部電阻為 VBAT 上的外部電池充電。這種情況下，用戶可以根據(jù)預期的放電時間插入一個電容（建議 1 μF）。

– 如果沒有使用任何外部電池，建議將該 VBAT 引腳連接到帶有 100 nF 外部去耦電容的 VDD 上。

? VDDUSB 引腳在出現(xiàn)在封裝中時可以連接至 100 nF 的陶瓷電容。

下圖詳細介紹了有 SMPS 和無 SMPS 封裝的供電方案。

Caution:

如果有兩個 VCAP 引腳（UFBGA169 封裝），則每個引腳必須連接至 2.2 μF（典型值）電容（總量約為 4.4μF）。

提示

? SMPS 和 LDO 穩(wěn)壓器同時提供 VCORE 電源，具體取決于應用需求。但是，同時只能有其中一個穩(wěn)壓器為有效。當 SMPS 有效時，它在通過 SMPS VLXSMPS 輸出引腳提供的兩個 VDD11 引腳上向VCORE 饋電。然后，在每個 VDD11 引腳上需要一個 2.2 μH 線圈和 2.2 μF 電容。LDO 在有效時向 VCORE 供電并使用VDD11 引腳上的相同去耦電容對其進行調節(jié)。

? 需要在每個 VDD11 引腳/焊球附近添加一個 100 nF 的去耦電容。

2.3 VDDA、VDDUSB、VDDIO2 和 VDD 之間的供電排序

2.3.1 電源隔離

器件具有強大的復位系統(tǒng)，該系統(tǒng)可確保主電源(VDD)在釋放 MCU 復位之前達到有效的工作范圍。

此復位系統(tǒng)還負責隔離獨立的電源域：VDDA、VDDUSB、VDDIO2 和 VDD。此復位系統(tǒng)由 VDD 供電且在 VDD 達到最低電壓（在最差條件下為 1 V）之前不工作。

為了避免在可用電源和 VDD（或接地）之前泄漏電流，在下電期間必須先將 VDD 供應至 MCU，最后再釋放（有容差）（參見第 2.3.3 節(jié) ）。

2.3.2 一般要求

在上電和下電階段，必須遵守以下電源序列要求：

? 當 VDD 低于 1 V 時，其他電源（VDDA、VDDIO2 和 VDDUSB）必須保持低于 VDD + 300 mV。

? 當 VDD 超過 1 V 時，所有電源均為獨立。

提示 VBAT 是獨立的電源且沒有限制與 VDD。所有電源干線可連接到一起。

2.3.3 下電階段的特定條件

在下電階段，VDD 僅在為 MCU 提供的能量仍低于 1 mJ 時暫時低于其他電源。這使外部去耦電容在下電瞬態(tài)階段以不同的時間常量放電（參見圖 5）。

VDDX（VDDA、VDDIO2 或 VDDUSB）電源軌必須在 DD 之前關閉。

提示 在下電瞬態(tài)階段，VDDX 可仍臨時超過 VDD（參見圖 5）。

下電階段向 MCU 提供能量的計算示例

如果 VDDX 上的去耦電容總和為 10 μF 且 VDD 降至 1 V 以下，而 VDDX 仍為 3.3 V，則去耦電容中的剩余能量為：

E = ? C x V2 = ? x 10-5 x 3.32 = 0.05 mJ

去耦電容中的剩余能量低于 1 mJ，因此，可接受 MCU 對其進行吸收。

2.4 復位和電源監(jiān)控

2.4.1 欠壓復位（BOR）

器件具有欠壓復位(BOR)電路。除關斷模式外，BOR 在所有功耗模式下均激活，且不可禁用。BOR 監(jiān)測備份域電源電壓，即在存在時為 VDD，不存在時為 VBAT。

通過選項字節(jié)，可對 5 個 BOR 閾值進行選擇。

上電期間，BOR 將使器件保持復位狀態(tài)，直到電源電壓 VDD 達到指定的 VBORx 閾值。當 VDD 降至所選閾值以下時，將使器件復位。當 VDD 高于 VBORx 上限時，釋放器件復位，系統(tǒng)可以啟動。

有關欠壓復位閾值的詳細信息，參見數(shù)據(jù)手冊的電氣特性部分。

2.4.2 系統(tǒng)復位

除了寄存器 RCC_CSR 中的復位標志和備份域中的寄存器外，系統(tǒng)復位會將其它全部寄存器都復位為復位值。

只要發(fā)生以下事件之一，就會產(chǎn)生系統(tǒng)復位（參見參考手冊以了解更多詳細信息）：

? NRST 引腳低電平（外部復位）

? 窗口看門狗事件（WWDG 復位）

? 獨立看門狗事件（IWDG 復位）

? 軟件復位

? 低功耗模式安全復位

? 選項字節(jié)加載復位

? 欠壓復位

這些源均作用于 NRST 引腳，該引腳在時延階段中始終保持低電平。通過啟動選項字節(jié)選擇復位服務入口向量。

芯片內(nèi)部的復位信號會向 NRST 引腳上輸出一個低電平脈沖。脈沖發(fā)生器可確保每個內(nèi)部復位源的復位脈沖都至少持續(xù) 20 μs。對于外部復位，在 NRST 引腳處于低電平時產(chǎn)生復位脈沖。

內(nèi)部復位情況下，內(nèi)部上拉 RPU 失效，從而節(jié)約功耗。

2.4.3 備份域復位

只要發(fā)生以下事件之一，就會產(chǎn)生備份域復位：

? 軟件復位，通過在 RCC_BDCR 寄存器中設置 BDRST 位來觸發(fā)

? 在電源 VDD 和 VBAT 都已掉電后，其中任何一個又再上電

備份域復位僅影響 LSE 振蕩器、RTC 和 TAMP、備份寄存器、備份 SRAM、RCC_BDCR 和 PWR_BDCR1 寄存器。

3、封裝

3.1 封裝總覽

封裝選擇必須考慮一些主要取決于應用的限制。

下面匯總了最常見的一些限制：

? 需要的接口數(shù)量：部分封裝可能缺乏某些接口。某些接口組合在有的封裝上可能沒有。

? PCB 技術限制：窄間距和高焊球密度可能要求更多的 PCB 層數(shù)和更高級的 PCB。

? 封裝高度

? 可用的 PCB 面積

? 噪聲發(fā)射或者高速接口的信號完整性

? 更小的封裝通常具有更好的信號完整性。由于窄間距和高焊球密度需要多層 PCB，這樣可以有更好的電源/地分布，因此這一點得到進一步增強。

? 與其它器件的兼容性

3.2 引腳排列總覽

Caution:在上表的幾乎所有電源引腳中，有 SMPS 和無 SMPS 的 STM32U575/585 封裝彼此無法兼容。

示例：在有 SMPS 的封裝上，VDDIO2 為引腳號 130。而在無 SMPS 的封裝上，引腳 130 映射到VSS 引腳。這意味著在 SMPS 插座上安裝傳統(tǒng)封裝時，系統(tǒng)短路。

4、時鐘

可以使用下列時鐘源來驅動系統(tǒng)時鐘 (SYSCLK)：

? HSI16：高速內(nèi)部 16 MHz RC 振蕩器時鐘

? MSIS：多種速率內(nèi)部 RC 振蕩器時鐘

? HSE：高速外部晶振或時鐘，從 4 到 50 MHz

? PLL1 時鐘從復位中啟動后，MSIS 用作系統(tǒng)時鐘源，配置為 4 MHz。
器件具有以下附加時鐘源：

? MSIK：多種速率內(nèi)部 RC 振蕩器時鐘，用于外設內(nèi)核時鐘

? LSI：32 kHz 低速內(nèi)部 RC，該 RC 用于驅動獨立看門狗，也可選擇提供給 RTC 用于停機和待機模式下的自動喚醒

? LSE：32.768 kHz 低速外部晶振或時鐘，用于驅動實時時鐘(rtc_ck)

? HSI48：內(nèi)部 48 MHz RC，該 RC 用于潛在驅動 OTG FS、SDMMC 和 RNG

? SHSI：安全高速內(nèi)部 RC，該 RC 用于驅動安全 AES (SAES)。

? PLL2 和 PLL3 時鐘

對于每個時鐘源來說，在未使用時都可單獨開啟或者關閉，以降低功耗。多個預分頻器可用于配置 AHB 和 APB 頻率域，最大頻率為 160 MHz。

4.1 HSE 時鐘

高速外部時鐘信號(HSE)有以下幾個時鐘源：

? HSE 外部晶振/陶瓷諧振器

? HSE 用戶外部時鐘，提供 OSC_IN 引腳

諧振器和負載電容必須盡可能地靠近振蕩器的引腳，以盡量減小輸出失真和起振穩(wěn)定時間。負載電容值必須根據(jù)所選振蕩器的不同做適當調整。

4.1.1 外部晶振/陶瓷諧振器（HSE 晶振）

4 到 50 MHz 外部振蕩器的優(yōu)點是可以生成一個精度非常高的主時鐘。相關的硬件配置如表 3 所示。有關詳細信息，請參見數(shù)據(jù)手冊的電氣特性部分。

4.1.2 外部時鐘源（HSE 旁路）

在此模式下，必須提供外部時鐘源，頻率高達 50 MHz。必須使用占空比約為 40%至 60%的外部時鐘信號（方波、正弦波或三角波）來驅動 OSC_IN 引腳，具體取決于頻率（參考數(shù)據(jù)手冊），同時 OSC_OUT 引腳可用作 GPIO

使用（請參見表 3）。

提示 有關引腳可用性的詳細信息，請參見數(shù)據(jù)手冊的引腳排列部分。要最大程度降低功耗，建議采用方波信號。

4.2 HSI16 時鐘

HSI16 時鐘信號是從 16 MHz 內(nèi)部 RC 振蕩器生成的。HSI16 RC 振蕩器以低成本提供時鐘源（無需使用外部元件）。它還比 HSE 晶振具有更快的啟動時間。但即使校準后，頻率也不如外部晶振或陶瓷諧振器的頻率精度高。

HSI16 時鐘還可作為備份時鐘源（輔助時鐘）使用，以防 HSE 晶振發(fā)生故障。

有關更多詳細信息，請參見參考手冊的“時鐘安全系統(tǒng)(CSS)”部分。

4.3 MSI（MSIS 和 MSIK）時鐘

MSI 由四個內(nèi)部 RC 振蕩器組成：MSIRC0 (48 MHz)、MSIRC1 (4 MHz)、MSIRC2 (3.072 MHz)和 MSIRC3 (400kHz)。每個振蕩器提供一個預分頻器，從而提供 1、2、3 或 4 分頻。

由這些分頻振蕩器生成兩個輸出時鐘：

? MSIS，可選擇作為系統(tǒng)時鐘

? MSIK，可由一些外設選擇作為內(nèi)核時鐘

可由軟件分別使用 RCC_ICSCR1 寄存器中的 MSISRANGE [3:0]和 MSIKRANGE [3:0]字段（且 MSIRGSEL = 1）來調整 MSIS 和 MSIK 頻率范圍。提供十六個頻率范圍，由四個內(nèi)部 RC 生成（參見參考手冊以了解更多詳細信息）。

如果 HSE 晶振發(fā)生故障，則 MSI 時鐘還可作為備份時鐘源（輔助時鐘）（參見參考手冊中的“時鐘安全系統(tǒng)(CSS)”部分）。

MSI 振蕩器可提供一個低成本（無外部元件）低功耗的時鐘源。此外，當和 LSE 一起用于 PLL 模式時，MSI 可提供一個非常精確的時鐘源，該時鐘源可用于 USB OTG-FS 外設，并且向 PLL 反饋，使系統(tǒng)以最大速率 160 MHz 運行。

利用 LSE 進行硬件自動校準（PLL 模式）

當應用中存在 32.768 kHz 外部振蕩器時，MSIS 或 MSIK 可配置為 PLL 模式。此模式已啟用，如下所示：

? 對于 MSIS：在 RCC_CR 寄存器中將 MSIPLLEN 位置為 1

? 對于 MSIK：在 RCC_CR 寄存器中將 MSIPLLEN 位置為 0

如果 MSIS 和 MSIK 范圍是從同一 MSIRC 源生成的，則 PLL 模式應用于 MSIS 和 MSIK。當配置為 PLL 模式時，MSIS 或 MSIK 可利用 LSE 自動校準。該模式可用于所有 MSI 頻率范圍。48 MHz 時，處于 PLL 模式的 MSIK 可用于 USB OTG FS 器件，不需要外部高速晶振。

關于如何測量 MSI 頻率偏移的更多詳細信息，參見參考手冊的“利用 TIM15/TIM16/TIM17 的內(nèi)部/外部時鐘測量”部分。

4.4 LSE 時鐘

LSE 晶振是 32.768 kHz 低速外部晶振或陶瓷諧振器（參見表 3）。它為 RTC（實時時鐘）外設提供低功耗且精度高的時鐘源，用于時鐘/日歷或其他定時功能。

使用 RCC_BDCR 寄存器中的 LSEDRV[1:0]位，可在運行時更改晶振驅動強度，以實現(xiàn)穩(wěn)定性、短啟動時間和低功耗之間的最佳平衡。

外部時鐘源（LSE 旁路）

在此模式下，必須提供頻率高達 1 MHz 的外部時鐘源。必須使用占空比約為 50%的外部時鐘信號（方波、正弦波或三角波）來驅動 OSC32_IN 引腳，同時 OSC32_OUT 引腳可以作為 GPIO 使用（參見表 3）。

5、自舉配置

5.1 啟動模式選擇

啟動時，可通過 BOOT0 引腳、nBOOT0 和NSBOOTADDx[24:0]/SECBOOTADD0[24:0]選項字節(jié)來選擇啟動存儲器地址，啟動地址包括：

? 從用戶 Flash 存儲器中的任何地址啟動

? 從系統(tǒng)存儲器啟動（自舉程序）

? 從嵌入式 SRAM 中的任何地址啟動

? 從根安全服務(RSS)啟動

BOOT0 值可能來自 PH3-BOOT0 引腳或選項位，具體取決于在需要時釋放 GPIO 焊盤的用戶選項位的值。

當通過復位 TZEN 選項位(TZEN = 0)禁用 TrustZone?時，啟動空間如下表中詳述。

當通過設置 TZEN 選項位（TZEN = 1）啟用 TrustZone 時，啟動空間必須位于安全區(qū)域。SECBOOTADD0[24:0]選項字節(jié)用于選擇啟動安全內(nèi)存地址。可通過設置 BOOT_LOCK 選項位選擇唯一的啟動條目選項。所有其他啟動選項將被忽略。

下表詳細介紹了啟用 TrustZone 時的自舉模式。

5.2 嵌入式加載程序和 RSS

嵌入式自舉程序位于系統(tǒng)存儲器中，由意法半導體在生產(chǎn)階段編程。它被用來通過使用下列串行接口之一重新編程：

? USART：引腳 PA9/PA10 上的 USART1，引腳 PA2/PA3 上的 USART2，引腳 PC10/PC11 上的 USART3

? I2C：引腳 PB6/PB7 上的 I2C1，引腳 PB10/PB11 上的 I2C2 和引腳 PC0/PC1 上的 I2C3

? SPI：引腳 PA4/PA5/PA6/PA7 上的 SPI1、引腳 PB12/PB13/PB14/PB15 上的 SPI2 和引腳 PB5/PG9/PG10/PG12 上的 SPI3

? 引腳 PB8/PB9 上的 FDCAN1

? 引腳 PA11/PA12 上的 USB，通過 DFU（器件固件升級）在器件模式中使用

有關 STM32 加載程序的更多詳細信息，請參見應用筆記《STM32 微控制器系統(tǒng)存儲器自舉模式》(AN2606)。

RSS（根安全服務）嵌入在名為“安全信息塊”的 Flash 存儲區(qū)，在 ST 生產(chǎn)期間編程。

例如，RSS 使用 RSS 擴展固件(RSSe SFI)啟用 SFI（安全固件安裝）。當生產(chǎn)被分包給第三方時，該特性允許客戶保護燒寫到 STM32 器件的固件的機密性。參照應用筆記安全固件安裝（SFI）概述（AN4992）。

在通過 TZEN 選項位啟用 TrustZone 后，RSS 在所有器件上可用。

6、調試管理

串行線/JTAG 調試端口(SWJ-DP)是 Arm 標準 CoreSight?調試端口。

主機/目標接口為連接主機與應用板的硬件設備。此接口由三部分組成：硬件調試工具、串行線連接器，以及連接主機與調試工具的電纜。

下圖顯示了主機到開發(fā)板的連接。

6.1 SWJ-DP（串行線和 JTAG 調試端口）

SWJ-DP 整合了：

? JTAG?DP，提供用于連接到 AHP-AP 端口的 5 引腳標準 JTAG 接口

? SW-DP，提供用于連接到 AHP-AP 端口的 2 引腳（時鐘+數(shù)據(jù)）接口

在 SWJ-DP 中，SW-DP 的 2 個 JTAG 引腳與 JTAG-DP 的 5 個 JTAG 引腳中的部分引腳復用。

提示 所有 SWJ-DP 端口 IO 都可以通過軟件重新配置為其他功能，不過在這種情況下不能再進行調試。

6.2 引腳排列和調試端口引腳

器件的不同封裝有不同的有效引腳數(shù)。因此，一些與引腳可用性有關的功能可能會因封裝不同而不同。

6.2.1 SWJ-DP 引腳

五個引腳被用作 SWJ-DP 的輸出，作為 GPIO（通用 I/O）的復用功能。所有封裝（如下表詳述）都提供這些引腳。

6.2.2 靈活的 SWJ-DP 引腳分配

復位（SYSRESETn 或 PORESETn）后，將用于 SWJ-DP 的全部 5 個引腳指定為專用引腳，可供調試工具立即使用。

提示 除非由調試工具明確編程，否則不分配跟蹤輸出。

下表顯示釋放一些引腳的多種可能性（有關更多詳細信息，參見參考手冊）。

6.2.3 JTAG 引腳上的內(nèi)部上拉和下拉電阻

JTAG 輸入引腳不得懸空，因為這些引腳直接連接到用于控制調試模式功能的觸發(fā)器。還必須特別注意SWCLK/TCK 引腳，該引腳直接連接到一些觸發(fā)器的時鐘。

為避免 I/O 電平浮空，器件在 JTAG 輸入引腳上嵌入以下內(nèi)部電阻：

? JNTRST：內(nèi)部上拉

? JTDI：內(nèi)部上拉

? JTMS/SWDIO：內(nèi)部上拉

? TCK/SWCLK：內(nèi)部下拉

用戶軟件釋放 JTAG I/O 后，GPIO 控制器便會重新對其進行控制，然后，軟件可將這些 I/O 作為標準 GPIO。

GPIO 控制寄存器的復位狀態(tài)會將 I/O 置于以下同等狀態(tài)：

? JNTRST：輸入上拉

? JTDI：輸入上拉

? JTMS/SWDIO：輸入上拉

? JTCK/SWCLK：輸入下拉

? JTDO：輸入浮空

提示 JTAG IEEE 標準建議在 TDI、TMS 和 nTRST 上增加上拉電阻，但對 TCK 沒有特殊建議。然而，就器件而言，針對 JTCK 采用了集成的下拉電阻。由于帶有上拉和下拉電阻，因此無需添加外部電阻。

6.2.4 使用標準 JTAG 連接器的 SWJ-DP 連接

下圖顯示了器件和標準 JTAG 連接器之間的連接。

6.3 串行線調試 (SWD) 引腳分配

所有封裝（如下表詳述）都提供相同的 SWD 引腳分配。

復位后，將用于 SWD 的引腳指定為專用引腳，可供調試工具立即使用。但是，MCU 為禁用 SWD 提供了可能，因此可釋放相關引腳供 GPIO 使用。

有關如何禁用 SWD 端口的更多詳細信息，請參見參考手冊的“I/O 引腳復用功能復用器和映射”部分。

6.3.1 SWD 引腳上的內(nèi)部上拉和下拉

用戶軟件釋放 SWD I/O 后，GPIO 控制器便會控制它。GPIO 控制寄存器的復位狀態(tài)會將 I/O 置于同等狀態(tài)：

? SWDIO：復用功能上拉

? SWCLK：復用功能下拉

由于帶有上拉和下拉電阻，因此無需添加外部電阻。

6.3.2 使用標準 SWD 連接器的 SWD 端口連接

下圖顯示了器件和標準 SWD 連接器之間的連接。

7、建議

7.1 PCB（印刷電路板）

由于技術原因，最好使用多層 PCB 的單獨一層專用于接地（VSS），另一層專用于 VDD 供電。

這提供了不錯的去耦和屏蔽效果。對于很多應用，由于經(jīng)濟原因不能使用此類板。在這種情況下，主要要求就是要確保接地和供電有良好的結構。

7.2 元件位置

PCB 的初始布局必須將電路分為不同模塊：

? 高電流電路

? 低電壓電路

? 數(shù)字元件電路

? 根據(jù)電路的 EMI 影響分離電路，以降低因 PCB 上的交叉耦合產(chǎn)生的噪音

7.3 接地和供電

必須遵守與接地相關的以下規(guī)則：

? 使每個塊（噪聲、低電平敏感、數(shù)字或其他）單獨接地。

? 將所有接地返回為一個點。

? 避免出現(xiàn)環(huán)路（或確保其具有最小面積）。

為提高模擬性能，用戶必須對 VDD 和 VDDA 使用單獨的電源，將去耦電容放置在離器件盡可能近的位置。

供電（VSS、VDD、VSSA、VDDA、VDDUSB、VDDIO2 或 VDDSMPS）必須靠近地線實現(xiàn)，以最小化供電環(huán)的面積。這是因為供電環(huán)起到了天線及 EMI 主發(fā)收的作用。所有無元件的 PCB 區(qū)域都必須填充額外的接地，以創(chuàng)造屏蔽環(huán)境（尤其是當使用單層 PCB 時）。

7.4 去耦

所有供電和接地引腳都必須適當連至供電電源。這些連接（包括焊盤、線和過孔）都必須有盡可能低的阻抗。典型情況下，這可通過使用粗的線寬做到，最好在多層 PCB 中使用專用供電層。

此外，每個供電電源對都必須使用濾波陶瓷電容（100 nF）及約 10 μF 的鉭電容或陶瓷電容去耦，兩個電容并聯(lián)在器件上。

在某些封裝中，多個 VDD 引腳使用同一個 VSS 引腳，而不是一對電源引腳（每個 VDD 對應一個VSS）。這種情況下，電容必須處于每個 VDD 引腳和公共 VSS 引腳之間。這些電容必須放置在 PCB 盡可能接近適當引腳的位置，或在這些引腳下面 PCB 的底層。其典型值為 10 至 100 nF，但準確值取決于應用需要。

下圖顯示了這種 VDD/VSS 引腳對的典型布局。

7.5 其它信號

當設計應用時，可通過仔細研究以下幾點來提高 EMC 性能：

? 臨時擾動會永久影響運行過程的信號（中斷和握手選通信號就是這個情況，但 LED 指令不是這個情況）

對于這些信號，可使用周圍接地跟蹤、更短的長度、無噪聲、附近敏感跟蹤（串擾影響）提高 EMC 性能。

對于數(shù)字信號，兩個邏輯狀態(tài)必須達到可能的最佳電氣邊界。建議使用慢速施密特觸發(fā)器消除寄生狀態(tài)。

? 噪聲信號（例如：時鐘）

? 敏感信號（例如：高阻）

7.6 不使用的 I/O 和特性

所有微控制器都是為多種應用設計的，通常一個應用不會使用 100 %的 MCU 資源。

為了提高 EMC 性能和避免額外功耗，器件不使用的功能必須禁用且與時鐘樹斷開連接，如下所示：

? 不使用的時鐘源必須禁用。

? 不使用的 I/O 不得浮空。

? 不使用的 I/O 引腳必須由軟件配置為模擬輸入，且必須通過外部或內(nèi)部上拉或下拉連接到固定邏輯電平 0 或1，或使用軟件配置為輸出模式。

8、參考設計

8.1 說明

下圖中顯示的參考設計基于 LQFP144 中的 STM32U575/585 器件。使用第 8.2 節(jié) 中給出的引腳對應關系，可將不同封裝的任何 STM32U575/585 器件定制此參考設計。

時鐘

兩個時鐘源用于 MCU（參見第 4 節(jié) 以了解更多詳細信息）：

? LSE：X2 - 32.768 kHz 晶振用于嵌入式 RTC

? HSE：X1– 16 MHz 晶振，用于 MCU

更多詳細信息，參見第 4 節(jié) 。

復位

復位信號在第 8.2 節(jié) 中顯示的參考設計圖中為低電平有效。

復位源包括：

? 復位按鈕（B1）

? 調試工具通過連接器 CN1 連接

更多詳細信息，參見第 2.4 節(jié) 。

自舉模式

用戶可以在板上添加一個開關，以更改自舉選項。

更多詳細信息，參見第 5 節(jié) 。

提示 當從待機模式喚醒時，BOOT 引腳被采樣，且用戶必須注意其值。

SWD 接口

參考設計顯示了 STM32U575/585 器件和標準 SWD 連接器之間的連接。

更多詳細信息，參見第 6 節(jié) 。

提示 建議連接復位引腳，以便能從工具復位應用。

電源

更多詳細信息，參見第 2 節(jié) 。

8.2 元件參考

下表列出了 STM32U5 參考設計的組件（基于 STM32U5 Nucleo 板）：

? 包括在無 SMPS 的 STM32U575xx 器件上（參見圖 12）

? 包括在有 SMPS 的 STM32U575xxQ 器件上（參見圖 13）

來源：STM32單片機

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審核編輯 黃宇