智能化時(shí)代，EDA工具如何助力AI芯片設(shè)計(jì)？又如何被AI賦能？

電子發(fā)燒友網(wǎng)報(bào)道（文/吳子鵬）由于AIGC的火爆，AI熱潮再一次席卷全球，圍繞大模型、AIGC、具身智能等創(chuàng)新理念，產(chǎn)業(yè)界積極進(jìn)行各種前瞻性探索，并取得了顯著的成果。透過現(xiàn)象看本質(zhì)，這一輪AI熱潮，離不開AI芯片和系統(tǒng)的底層算力支持。在CadenceLIVE China 2023 中國用戶大會(huì)上，“ AI 和大數(shù)據(jù)分析”是六大專題之一，AI是7大內(nèi)容領(lǐng)域之一。當(dāng)然，像智能汽車、網(wǎng)絡(luò)通信等話題也是和AI緊密相連。

通過EDA工具讓AI芯片達(dá)到最佳能效水平

Cadence資深副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理滕晉慶博士在和媒體交流時(shí)表示，英偉達(dá)和Cadence的合作證明了EDA工具在大型AI芯片設(shè)計(jì)以及算力卡系統(tǒng)設(shè)計(jì)過程中的重要性。在AI芯片設(shè)計(jì)的過程中，最重要的是通過EDA工具讓芯片的PPA（Performance性能、Power功耗、Area尺寸）達(dá)到最佳水平。

Cadence資深副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理滕晉慶博士

根據(jù)他的介紹，憑借EDA算法的演進(jìn)，Cadence的工具能夠做到每年讓手機(jī)芯片等數(shù)字芯片的功耗降低10%-15%，讓高性能計(jì)算芯片通過更小的功耗實(shí)現(xiàn)更高的性能是Cadence一直努力的方向。

在CadenceLIVE China 2023 中國用戶大會(huì)的公開演講上，滕晉慶博士提到了Cadence的RTL design studio，這是該公司最新推出的EDA工具。RTL design studio將RTL收斂速度加快5倍，結(jié)果質(zhì)量改善25%，RTL 設(shè)計(jì)師可快速準(zhǔn)確地了解物理實(shí)現(xiàn)指標(biāo)，根據(jù)提供的指引有效提升 RTL 性能。滕晉慶博士說，“RTL design studio在前端設(shè)計(jì)過程中也能夠大幅度優(yōu)化能效。前端工程師可以通過快速得到的PPA評估結(jié)果去進(jìn)一步優(yōu)化芯片設(shè)計(jì)，降低芯片的功耗。”

EDA工具是芯片設(shè)計(jì)上游最基礎(chǔ)的軟件工具，貫穿芯片設(shè)計(jì)、制造、封測等環(huán)節(jié)，是半導(dǎo)體產(chǎn)業(yè)發(fā)展的支柱性工具。滕晉慶博士指出，以降低功耗這一點(diǎn)來說，會(huì)分為“technology dependent”和“technology independent”兩個(gè)階段，那么在“technology independent”階段就需要和晶圓廠進(jìn)行合作。舉一個(gè)簡單的例子，各家公司設(shè)計(jì)芯片在晶體管的特征尺寸方面并不相同，那么就需要根據(jù)晶體管的寬度和厚度等數(shù)據(jù)特別設(shè)計(jì)一些算法，讓處理器能夠達(dá)到最佳的能效水平。這就是DTCO（design technology co-optimization設(shè)計(jì)技術(shù)協(xié)同優(yōu)化）——EDA工具如何幫助晶圓制造廠優(yōu)化工藝。

在AI的浪潮中，我們也看到Chiplet小芯片封裝技術(shù)熱度逐漸攀升，芯片行業(yè)巨頭如英偉達(dá)、AMD、英特爾、蘋果等基本已經(jīng)采用這項(xiàng)技術(shù)。滕晉慶博士對此表示，小芯片的整合并不是一件簡單的事情，可以說是非常困難。比如，怎樣去描述一個(gè)Chiplet design，然后讓數(shù)字系統(tǒng)、模擬系統(tǒng)和PCB系統(tǒng)有同樣的理解。為了解決整合的難題，Cadence建立了一個(gè)用戶共享數(shù)據(jù)庫Multi-tenant Database，讓每一個(gè)階段的工作去做該做的事情，這一工作目前進(jìn)度為20%-30%，將持續(xù)進(jìn)行下去。

Cadence之所以能夠做這個(gè)事情，因?yàn)樵摴緭碛袕?a target="_blank">analog design、digital design、PCB design、packaging，到heat analysis、thermal analysis、EMIR analysis、LVS analysis、DRC analysis、timing analysis的完整工具鏈。

EDA和AI的雙向奔赴

當(dāng)然，EDA在賦能AI芯片等大型芯片設(shè)計(jì)的同時(shí)，也受益于AI這項(xiàng)技術(shù)。比如在數(shù)字實(shí)現(xiàn)EDA環(huán)節(jié)，很多關(guān)鍵的子問題都可以借助AI模型算法，進(jìn)而提升設(shè)計(jì)的效率和質(zhì)量；也有一些AI算法能夠幫助解決EM-IR和時(shí)序之間的相互影響問題，進(jìn)而得到更好的PPA結(jié)果。滕晉慶博士談到，Cadence目前一個(gè)著力方向是通過大數(shù)據(jù)分析和人工智能，提升系統(tǒng)設(shè)計(jì)和EDA設(shè)計(jì)的能力。

Wilson Research Group在一份2023年芯片驗(yàn)證調(diào)研報(bào)告指出，芯片制造企業(yè)首次流片的成功率正在下降，只有24%，這也意味著企業(yè)正面臨著越來越昂貴的重新設(shè)計(jì)成本及不斷增加的上市時(shí)間。造成這種結(jié)果的一個(gè)重要原因是，在一些芯片設(shè)計(jì)的關(guān)鍵節(jié)點(diǎn)，由于芯片系統(tǒng)復(fù)雜度指數(shù)級上漲，數(shù)據(jù)量和工作量已經(jīng)超出了人類工程師的極限，導(dǎo)致一些設(shè)計(jì)問題無法被發(fā)現(xiàn)和解決。AI+EDA被認(rèn)為是解決這種問題的有效途徑。

比如，Cadence在RTL design studio工具中，集成了強(qiáng)大的 AI 技術(shù)——與生成式 AI 解決方案 Cadence Cerebrus Intelligent Chip Explorer 集成，用于探索不同的設(shè)計(jì)空間場景，如布線圖優(yōu)化、權(quán)衡頻率和電壓。此外，Cadence Joint Enterprise Data and AI （JedAI） Platform 可針對不同的 RTL 版本或前幾代項(xiàng)目進(jìn)行趨勢和洞察分析。

滕晉慶博士解釋稱，以前EDA里面的算法，y等于ax加b，這個(gè)系數(shù)是定的。在系數(shù)確定的情況下，如果碰到新的設(shè)計(jì)，通過AI就可以去學(xué)習(xí)把這個(gè)系數(shù)給調(diào)出來。這和深度學(xué)習(xí)隱藏層hidden layer概念是一樣的，可以把每一層當(dāng)成是某一個(gè)系數(shù)的子集，會(huì)有非常多的子集，然后通過AI找到最優(yōu)的系數(shù)。

芯片設(shè)計(jì)過程中，資深工程師很多時(shí)候通過查看Floorplan結(jié)果就知道修改哪幾項(xiàng)參數(shù)，這是寶貴的經(jīng)驗(yàn)。Cadence Cerebrus Intelligent Chip Explorer工具中，就是要把這些經(jīng)驗(yàn)通過機(jī)器學(xué)習(xí)加入進(jìn)去，讓AI能夠快速幫忙確認(rèn)什么是最好的選擇。

結(jié)語

智能化時(shí)代，EDA工具和AI是雙向奔赴。通過領(lǐng)先的EDA工具，工程師能夠開發(fā)出更高性能、更低功耗的AI芯片；通過AI技術(shù)，EDA工具的效率會(huì)得到顯著的提升，讓很多資深工程師的“know how”資源成為EDA工具的一部分。無論是EDA賦能AI芯片設(shè)計(jì)，還是AI賦能EDA，擁有完整工具鏈的Cadence都具有自己天然的優(yōu)勢，將持續(xù)引領(lǐng)EDA行業(yè)技術(shù)發(fā)展。