ADC框圖解析

01 導(dǎo)言和概述

導(dǎo)言和概述

本數(shù)據(jù)表描述了臺積電40nm ULP工藝中的TetraMem ADC IP。它的特點是：

占地面積小，適用于低速和多通道應(yīng)用

異步架構(gòu)，不需要外接高速時鐘

可根據(jù)要求提供帶隙

適用于模擬AI計算、溫度/模擬傳感器、多通道采樣等應(yīng)用

以下是主要規(guī)格表:

02ADC方框圖

該IP的主要目標市場是物聯(lián)網(wǎng)、模擬人工智能或溫度傳感器的低面積、低功耗和低速應(yīng)用。以下是IP的框圖：

我們設(shè)計了一個定制電容DAC（CDAC）陣列，其單位面積是業(yè)界最小的，可顯著減少IP面積和開關(guān)能耗。此外，我們仔細調(diào)整性能敏感的電路，如比較器，基準驅(qū)動器等，以達到最佳的PPA組合。最后，我們使用了一個專有的帶隙，以實現(xiàn)穩(wěn)定的工作條件下，整個PVT的角落。

03ADC PIN描述

04ADC功率性能區(qū)

總功率:52uW

VDDA ： 18uA x 0.9=16.2uW

AVDDH ： 19uA x 1.8= 36uW

跨PVT角落的ENOB:7.3位

面積：7.76um x 120um = 931um2

Walden FoM = P /( fs x2 ^ ENOB )= 52u / (10M x 2 ^7.3)= 34FJ/凸步

05硅表征結(jié)果

2023年第三季度上市

06晶體管/金屬使用

核心晶體管：LVT、ULVT

高壓晶體管:1.8V晶體管

電容器：定制MOM和鑄造PDK MOM

金屬化：1P6M

電源:0.9V（鐵芯）,1.8V（高壓）

審核編輯：湯梓紅