DDR電路的疊層與阻抗設(shè)計(jì)

8層通孔板1.6mm厚度疊層與阻抗設(shè)計(jì)

在8層通孔板疊層設(shè)計(jì)中，頂層信號(hào) L1 的參考平面為 L2，底層信號(hào) L8 的參考平面為 L7。

建議層疊為TOP-Gnd-Signal-Power-Gnd-Signal-Gnd-Bottom，基銅厚度建議全部采用1oZ，厚度為1.6mm。

板厚推薦疊層如下圖（上）所示（8層通孔1.6mm厚度推薦疊層），阻抗線寬線距如下圖（下）所示（8層通孔1.6mm厚度各阻抗線寬線距）。

10層1階HDI板1.6mm厚度疊層與阻抗設(shè)計(jì)

在10層1階板疊層設(shè)計(jì)中，頂層信號(hào)L1的參考平面為L(zhǎng)2，底層信號(hào)L10的參考平面為L(zhǎng)9。

建議層疊為TOP-Signal/Gnd-Gnd/Power-Signal-Gnd/Power-Gnd/Power-Gnd/Power-Signal-Gnd-Bottom，其中L1，L2，L9，L10，建議采用1oZ，其它內(nèi)層采用HoZ。

板厚推薦疊層如下圖（上）所示（10層1階HDI板疊層設(shè)計(jì)），阻抗線寬線距如下圖（下）所示（10層1階HDI板阻抗設(shè)計(jì)）。

10層2階HDI板1.6mm厚度疊層與阻抗設(shè)計(jì)

在10層2階板疊層設(shè)計(jì)中，頂層信號(hào)L1的參考平面為L(zhǎng)2，底層信號(hào)L10的參考平面為L(zhǎng)9。

建議層疊為TOP-Gnd-Signal-Gnd-Power-Signal/Pow -Gnd-Signal-Gnd-Bottom，其中L1，L2，L3，L8，L9，L10，建議采用1oZ，其它內(nèi)層采用HoZ。

板厚推薦疊層如下圖（上）所示（10層2階HDI板疊層設(shè)計(jì)），阻抗線寬線距如下圖（中、下）所示（10層2階HDI板單端、差分阻抗設(shè)計(jì)圖）。

DDR電路阻抗線與阻抗要求

所有通道數(shù)據(jù)DQ、DM單端信號(hào)阻抗40歐姆，如果疊層無(wú)法滿足40歐目標(biāo)阻抗，至少保證阻抗?jié)M足45ohm±10%，40歐目標(biāo)阻抗信號(hào)余量會(huì)更大，45歐目標(biāo)阻抗信號(hào)余量會(huì)更小，如下圖是CH0與CH1通道數(shù)據(jù)DQ、DM阻抗線。

所有通道地址、控制單端信號(hào)阻抗40歐姆，如下圖是CH0與CH1通道地址、控制阻抗線。

CKE單端信號(hào)阻抗50歐姆，如下圖是CH0與CH1通道CKE阻抗線。

所有通道數(shù)據(jù)鎖存信號(hào)DQS與時(shí)鐘差分信號(hào)阻抗80歐姆，如果疊層無(wú)法滿足80歐目標(biāo)阻抗，至少保證阻抗?jié)M足90ohm±10%，如下圖是CH0與CH1通道DQS與CLK差分阻抗線。

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