高端路由器內(nèi)部的各種組件以及它們?nèi)绾斡绊懻w功耗研究

高端路由器——基礎(chǔ)知識(shí)

高端路由器通常有兩種形式：獨(dú)立系統(tǒng)或模塊化系統(tǒng)。獨(dú)立路由器通常是一個(gè) 1RU（機(jī)架單元）到 3 RU 高的盒子，其前面板具有固定數(shù)量的端口，主要用于中小型企業(yè)網(wǎng)絡(luò)或數(shù)據(jù)中心內(nèi)部。

隨著網(wǎng)絡(luò) ASIC 占用的帶寬越來(lái)越多，這些獨(dú)立系統(tǒng)的吞吐量將達(dá)到 14.4Tbps。針對(duì) 400G 端口密度進(jìn)行優(yōu)化的 14.4Tbps 系統(tǒng)需要前面板容納 36 個(gè) 400G 端口，這可能會(huì)占據(jù)前面板的大部分區(qū)域。大于 14.4Tbps 的路由器通常需要 800G 光學(xué)器件才能使系統(tǒng)帶寬完全飽和。

線卡包含一個(gè)或兩個(gè)網(wǎng)絡(luò) ASIC，用于接收來(lái)自前面板網(wǎng)絡(luò)端口的流量。這些 ASIC 可以通過(guò)高速串行器/解串器 (SerDes) 和背板連接器與背板中的所有交換fabric卡進(jìn)行通信。這提供了任意到任意的連接，其中線卡的網(wǎng)絡(luò)端口可以發(fā)送和接收來(lái)自系統(tǒng)中任何其他線路卡的流量。

這些系統(tǒng)通常有 4-20 個(gè)插槽配置。它們的規(guī)模更大，客戶可以根據(jù)需要靈活地購(gòu)買線卡來(lái)升級(jí)帶寬。如今，密度超過(guò) 14.4Tbps 的線卡并不罕見(jiàn)。對(duì)于 8 插槽機(jī)箱，這相當(dāng)于 115Tbps 的系統(tǒng)帶寬！在這樣的規(guī)模下，向線路卡和結(jié)構(gòu)卡內(nèi)的各種組件供電以及冷卻（消除這些組件產(chǎn)生的熱量）是一項(xiàng)挑戰(zhàn)。

路由器組件

為了更好地了解路由器功率，了解系統(tǒng)內(nèi)不同組件的功能和功率要求非常重要，它們共同構(gòu)成了總功率。

前面板/光模塊

前面板附近有光籠，用于連接光模塊。這些光模塊承載進(jìn)出系統(tǒng)的網(wǎng)絡(luò)流量。光模塊在較高速度下會(huì)消耗大量功率。這些模塊所消耗的功率根據(jù)模塊的類型和傳輸距離(光信號(hào)在沒(méi)有信號(hào)衰減的情況下可以傳輸?shù)臅r(shí)間)而有很大差異。在36 x 400G 端口的 14.4Tbps 線卡中，光模塊本身在完全填充和加載時(shí)可能消耗 500-860W 的功率。類似的，一個(gè) 36 x 800G 端口的 28.8Tbps 線卡，光模塊需要約 1100W 的功率。

降低光傳輸過(guò)程中的成本/功耗是近十年來(lái)研究的熱點(diǎn)話題。

在這方面也不斷有創(chuàng)新，一些供應(yīng)商提供硅光子收發(fā)器，將分立元件集成在光子集成電路中，以減少面積/成本和功耗。用于實(shí)現(xiàn)更高數(shù)據(jù)速率的 PAM4 信號(hào)傳輸、不主動(dòng)傳輸時(shí)的低功耗模式以及改進(jìn)的激光器、光電二極管、調(diào)制器和數(shù)字信號(hào)處理器 (DSP) 電路都有助于降低光學(xué)器件的功耗。因此，當(dāng)在特定范圍內(nèi)從 400G 光學(xué)器件變?yōu)?800G 光學(xué)器件時(shí)，功率僅增加了 1.5 倍，如上表所示。

Flyover cables

Flyover cables是高性能銅纜，可用于將 ASIC 的高速 SerDes 接口連接到前面板光學(xué)籠或背板連接器。

隨著系統(tǒng)吞吐量的增加，電路板上的空間有限，幾乎不可能僅使用 PCB 走線來(lái)路由所有高速信號(hào)。Flyover cables可有效利用電路板空間，不易受到電磁干擾，還可以通過(guò)減少信號(hào)路徑的電容來(lái)幫助降低功耗。然而，如果放置和固定不當(dāng)，它們可能會(huì)對(duì)氣流造成一些阻礙，并可能給熱管理系統(tǒng)帶來(lái)一些挑戰(zhàn)。

CPU復(fù)合

高端路由器中的 CPU 復(fù)合體提供在復(fù)雜網(wǎng)絡(luò)環(huán)境中管理和操作路由器所需的控制平面處理、管理配置、安全、服務(wù)、監(jiān)控和報(bào)告功能。它有自己的 DRAM 作為外部存儲(chǔ)器。中檔 Intel/AMD 處理器通常用于此復(fù)合。

網(wǎng)絡(luò) ASIC

這些芯片是路由器的核心。它們通過(guò)跨接電纜或電路板上的 PCB 走線從連接到前面板端口的光模塊接收網(wǎng)絡(luò)流量，檢查各種接頭并采取措施。數(shù)據(jù)包處理描述了檢查數(shù)據(jù)包標(biāo)頭并決定后續(xù)步驟的任務(wù)。

該操作可以是確定數(shù)據(jù)包必須通過(guò)其離開路由器的最終物理接口、排隊(duì)并調(diào)度從該接口發(fā)出、在違反流量規(guī)則/檢查時(shí)丟棄數(shù)據(jù)包，或者將數(shù)據(jù)包發(fā)送到控制平面以進(jìn)行進(jìn)一步處理、檢查等。這些芯片包含數(shù)十億個(gè)晶體管來(lái)執(zhí)行這些功能。它們具有數(shù)百兆字節(jié)的片上內(nèi)存，用于延遲帶寬緩沖和數(shù)據(jù)結(jié)構(gòu)，并且通常在封裝中與高帶寬存儲(chǔ)器 (HBM) 集成。網(wǎng)絡(luò)芯片消耗了路由器很大一部分功率。

在模塊化系統(tǒng)線卡中使用的網(wǎng)絡(luò) ASIC 還具有連接到背板交換fabric的高速接口。

| 具有網(wǎng)絡(luò) ASIC 和光學(xué)器件的 PCB 板的概念圖

可選重定時(shí)器

網(wǎng)絡(luò) ASIC 通過(guò)高速 SerDes 接收來(lái)自網(wǎng)絡(luò)端口或背板的流量。這些高速 SerDes 將并行數(shù)據(jù)轉(zhuǎn)換為串行格式，并通過(guò)銅介質(zhì)（PCB 走線或Flyover cables）高速傳輸。高速信號(hào)在傳輸介質(zhì)中存在信號(hào)衰減和退化的情況。

SerDes 的范圍是 SerDes 在不使用信號(hào)調(diào)節(jié)或其他信號(hào)增強(qiáng)技術(shù)的情況下可以可靠地傳輸數(shù)據(jù)的最大距離。它由數(shù)據(jù)速率、傳輸介質(zhì)類型和傳輸信號(hào)的質(zhì)量決定。由于衰減、失真和噪聲，信號(hào)質(zhì)量在較高數(shù)據(jù)速率下可能會(huì)下降，這使得接收端的信號(hào)檢測(cè)和解碼變得更加困難，進(jìn)而SerDes 無(wú)錯(cuò)誤傳輸數(shù)據(jù)的最大距離也縮小了。

當(dāng)網(wǎng)絡(luò)ASIC向網(wǎng)絡(luò)端口傳輸數(shù)據(jù)時(shí)，ASIC內(nèi)部的SerDes只需將信號(hào)驅(qū)動(dòng)至前面板光模塊即可。這些光模塊通常帶有集成重定時(shí)器。重定時(shí)器是一種信號(hào)調(diào)節(jié)裝置，有助于清理高速數(shù)據(jù)。它通過(guò)捕獲輸入信號(hào)并以正確的幅度和時(shí)間重新生成信號(hào)，從而實(shí)現(xiàn)重傳。

在模塊化系統(tǒng)中，當(dāng) ASIC 通過(guò)交換結(jié)構(gòu)將信號(hào)傳輸?shù)搅硪粋€(gè)線卡時(shí)，信號(hào)可能會(huì)通過(guò)線卡走線、連接線卡和交換結(jié)構(gòu)卡之間的連接器以及通過(guò)交換結(jié)構(gòu)的走線導(dǎo)致衰減很多。一些高速鏈路可能需要線卡或結(jié)構(gòu)卡中的重定時(shí)器。這些重定時(shí)器非常耗電，并且它們基本上包含一對(duì) SerDes，用于每個(gè)方向的發(fā)送和接收。

供電系統(tǒng)

供電系統(tǒng)通常由一個(gè)AC/DC轉(zhuǎn)換器和多個(gè)本地降壓DC/DC轉(zhuǎn)換器組成。大多數(shù)系統(tǒng)為 AC/DC 轉(zhuǎn)換器提供 1+1 冗余。這些轉(zhuǎn)換器將墻壁插座的交流電轉(zhuǎn)換為直流電，從而產(chǎn)生約 12-16V 的直流輸出電壓。轉(zhuǎn)換過(guò)程中由于散熱和電阻會(huì)造成一定的能量損失。典型轉(zhuǎn)換器的效率損失在 5-10% 之間。因此，一個(gè)2200W AC/DC 轉(zhuǎn)換器在滿載時(shí)可能消耗 2300-2440W 的功率。

網(wǎng)絡(luò)系統(tǒng)中的每個(gè)組件都需要特定的功率才能運(yùn)行。所需功率由器件的電壓和電流參數(shù)相乘計(jì)算得出。某些組件（例如網(wǎng)絡(luò) ASIC）需要多個(gè)電壓軌。例如，在典型的網(wǎng)絡(luò) ASIC 中，數(shù)字邏輯需要比 SerDes 等模擬組件更小的電壓（0.75-0.90V 之間），而模擬組件的運(yùn)行可能需要 1-1.1V 之間的電壓。同樣，系統(tǒng)中的CPU和其他FPGA也有自己的電壓和電流要求。

AC/DC轉(zhuǎn)換器的直流輸出電壓通常為12V或更高。本地 DC/DC 轉(zhuǎn)換器或負(fù)載點(diǎn) (POL) 轉(zhuǎn)換器用于將此電壓降壓至各種組件所需的 <1.5V。通過(guò)在靠近負(fù)載的位置提供電源轉(zhuǎn)換，POL 轉(zhuǎn)換器可以提高電源效率、減少電壓降并提高整體系統(tǒng)性能。

這些 POL 轉(zhuǎn)換器的效率在 90-95% 之間。此外，該系統(tǒng)還配備了熱插拔轉(zhuǎn)換器，可以保護(hù)內(nèi)部組件免受電流和電壓尖峰的影響。

通過(guò)使用高質(zhì)量元件、最小化元件電阻以及優(yōu)化開關(guān)頻率，可以提高這些 AC/DC 和 POL 轉(zhuǎn)換器的效率。

配電網(wǎng)絡(luò)

電力輸送（或在指定電壓下向系統(tǒng)中的每個(gè)組件提供指定電流）通常是通過(guò) PCB 板中的銅跡線完成的，這些銅跡線在電源單元 (PSU) 和 POL 轉(zhuǎn)換器之間以及從轉(zhuǎn)換器到系統(tǒng)的各個(gè)組件之間傳輸電流。這些銅跡線的電阻有限，因此當(dāng)電流通過(guò)時(shí)，它們會(huì)耗散功率，這稱為焦耳熱。使用更寬的走線、優(yōu)化更短的走線、減少過(guò)孔、多個(gè)電源層以及探索其他低電阻材料作為銅走線的替代品等方式都可以用來(lái)減少焦耳熱。

轉(zhuǎn)換器的低效率和通過(guò)銅跡線的功耗將要求為系統(tǒng)提供比所有組件消耗的總功率更大的功率。

熱管理系統(tǒng)

所有組件（光學(xué)器件、CPU、ASIC、重定時(shí)器、轉(zhuǎn)換器）在運(yùn)行過(guò)程中消耗電能時(shí)都會(huì)產(chǎn)生熱量。如果熱量不能有效消散，可能會(huì)使組件內(nèi)部過(guò)熱并導(dǎo)致其失效或故障。

例如，在 ASIC 中，結(jié)溫（晶體管結(jié)溫）是晶體管內(nèi)兩種不同半導(dǎo)體材料相遇的接觸點(diǎn)處的溫度。結(jié)溫隨著晶體管功耗的增加而增加。結(jié)溫影響晶體管的性能和可靠性。半導(dǎo)體制造商設(shè)定了最高結(jié)溫，超過(guò)該結(jié)溫 ASIC 就不再可靠，通常還會(huì)導(dǎo)致晶體管永久損壞。因此，任何熱管理解決方案都應(yīng)在結(jié)溫超出規(guī)格之前有效地消除 ASIC 散發(fā)的熱量，從而使 ASIC 的結(jié)溫保持在規(guī)格范圍內(nèi)。同樣的，其他系統(tǒng)組件也都有自己必須滿足的溫度規(guī)格。

＞散熱片

熱管理系統(tǒng)主要由散熱器和風(fēng)扇模塊組成。散熱器基本上由銅或鋁等導(dǎo)熱材料組成。它們直接位于芯片上方，與 ASIC 封裝或無(wú)蓋封裝中的 ASIC 芯片本身直接接觸，有助于將熱量從芯片中散發(fā)出去。這些散熱器的設(shè)計(jì)是為了最大化與ASIC的接觸面積。

散熱器也集成了頂部的均熱板。均熱板是一種由薄金屬片制成的密封容器，里面裝著少量工作流體，例如水或酒精。散熱器將熱量傳遞至均熱板，這導(dǎo)致液體蒸發(fā)并變成蒸汽，然后蒸氣移動(dòng)到腔室的冷端，凝結(jié)成液體，將其吸收的熱量釋放到周圍空氣中。

液體被輸送回腔室的加熱端，在那里可以再次蒸發(fā)。通過(guò)將均熱板集成到散熱器中，可以顯著提高散熱器的散熱能力。散熱器表面有小而薄的矩形突出物，稱為翅片。這些翅片平行排列，以增加散熱器的表面積，有助于更快地散熱。散熱器是無(wú)源元件，不需要任何電源即可運(yùn)行。

| 頂部附有散熱器的 ASIC 概念圖

網(wǎng)絡(luò)ASIC不會(huì)在整個(gè)芯片區(qū)域均勻地耗散功率。有一些熱點(diǎn)或功率密度非常高的區(qū)域。這是因?yàn)榫w管和存儲(chǔ)器并不是均勻分布在整個(gè)芯片上，某些 IP/邏輯可以看到更高的晶體管活動(dòng)（例如 SerDes 和數(shù)學(xué)密集型加密/解密邏輯）。熱工程師使用軟件來(lái)模擬存在這些熱點(diǎn)的散熱器性能，并提出散熱器設(shè)計(jì)參數(shù)來(lái)處理這些它們。在某些情況下，這些 IP /邏輯的放置需要根據(jù)這些模擬的反饋在芯片平面中進(jìn)行調(diào)整，以減輕熱點(diǎn)效應(yīng)。

＞風(fēng)扇模塊

每個(gè)系統(tǒng)還包含多個(gè)風(fēng)扇模塊，用于排出產(chǎn)生的熱量。當(dāng)系統(tǒng)啟動(dòng)時(shí)，風(fēng)扇開始旋轉(zhuǎn)并產(chǎn)生空氣流過(guò)機(jī)箱，冷卻內(nèi)部組件并排出熱空氣。風(fēng)扇從機(jī)箱前部吸入冷空氣，并通過(guò)后面板排出熱空氣。

風(fēng)扇速度可根據(jù)內(nèi)部組件的溫度自動(dòng)調(diào)節(jié)。溫度傳感器位于機(jī)箱的不同位置。網(wǎng)絡(luò) ASIC 和 CPU 還集成了熱二極管，用于測(cè)量這些芯片的結(jié)溫。如果組件的溫度超過(guò)特定閾值，風(fēng)扇將自動(dòng)加速以提供額外的散熱。為了使風(fēng)扇有效工作，空氣流動(dòng)應(yīng)暢通無(wú)阻。

| 帶有風(fēng)扇模塊和電源的獨(dú)立路由器后面板

| 帶有風(fēng)扇和電源的模塊化系統(tǒng)后面板

**液體冷卻 ** （作為散熱器/空氣冷卻的替代品）在消除高功率 ASIC 散發(fā)的大量熱量方面更有效。在液體冷卻中，液體冷卻劑流過(guò)一系列與系統(tǒng)中的熱部件直接接觸的管道（閉環(huán)）。當(dāng)液體吸收組件的熱量時(shí)，它會(huì)變得更熱。較熱的液體流向散熱器或熱交換器，將熱量散發(fā)到空氣或其他冷卻劑中。

然而，與空氣冷卻相比，液體冷卻的前期成本更高，實(shí)施和維護(hù)起來(lái)也更昂貴、更復(fù)雜。并非所有電子元件都設(shè)計(jì)為與液體冷卻系統(tǒng)一起使用，因?yàn)檫@就要求系統(tǒng)同時(shí)支持兩種冷卻模式，進(jìn)一步增加了成本。

系統(tǒng)電源

＞獨(dú)立系統(tǒng)

所有有源組件都貢獻(xiàn)了系統(tǒng)消耗總功率的一部分，但他們之間的差異很大。為了了解功率故障，這里以一個(gè)具有14.4Tbps網(wǎng)絡(luò)芯片和36 x 400G前面板端口的假設(shè)獨(dú)立系統(tǒng)為例。每個(gè)組件的最小和最大功率通常在下表中列出的范圍內(nèi)。

| 網(wǎng)絡(luò) ASIC 占系統(tǒng)總功耗的很大一部分

從表中可以看出，網(wǎng)絡(luò) ASIC 的功耗占系統(tǒng)總功耗的很大一部分。一個(gè)典型的高端網(wǎng)絡(luò)芯片在 7/5nm 工藝節(jié)點(diǎn)中可以獲得 0.035 - 0.055W 的每 Gbps 功率。光學(xué)器件消耗的功率與網(wǎng)絡(luò) ASIC 相同或更高，具體取決于插入的光學(xué)模塊的類型。AC/DC 和 POL 轉(zhuǎn)換器的效率損失對(duì)總功率影響很大。如果為任何 WAN 端口添加重定時(shí)器和變速箱，也會(huì)增加功率。

請(qǐng)注意，系統(tǒng)消耗的總功耗在很大程度上取決于流量模式和網(wǎng)絡(luò)端口上的總負(fù)載。但是，對(duì)于熱電源設(shè)計(jì)，需要考慮最壞情況下的功耗。

＞模塊化系統(tǒng)

在模塊化系統(tǒng)中，線卡中的網(wǎng)絡(luò) ASIC 可能比獨(dú)立的對(duì)應(yīng)器件消耗更多功率，因?yàn)樗鼈兛赡苄枰ㄟ^(guò)高速 SerDes 接口向背板中的交換fabric卡發(fā)送/接收高達(dá) 100% 的流量。風(fēng)扇模塊和電源單元通常位于機(jī)箱背面，滿足所有線卡和交換fabric卡的需求。交換fabric卡消耗的功耗在很大程度上取決于fabric交換芯片的設(shè)計(jì)。

基于單元的交換效率更高，需要的fabric交換機(jī)和高速接口數(shù)量更少。因此，對(duì)模塊化機(jī)箱功率進(jìn)行一般估計(jì)是很困難的。假設(shè)每個(gè)LC功率至少為2400W，16槽模塊化系統(tǒng)中的16個(gè)線卡消耗高達(dá)38KW功率！各個(gè)組件之間的功率分配遵循與獨(dú)立系統(tǒng)相同的趨勢(shì)（ASIC 和光學(xué)器件消耗超過(guò) 60-70% 的系統(tǒng)功率）。

設(shè)計(jì)低功耗網(wǎng)絡(luò)芯片

隨著系統(tǒng)總吞吐量的增加，網(wǎng)絡(luò)ASIC所占系統(tǒng)功率的比例也相應(yīng)增加。網(wǎng)絡(luò)芯片的高功耗面臨著一些挑戰(zhàn)。

能夠高效地將電力傳輸至 ASIC，且在傳輸過(guò)程中不會(huì)出現(xiàn)重大損耗。

能夠有效地散發(fā) ASIC 產(chǎn)生的熱量，使 ASIC 的結(jié)溫保持在規(guī)格范圍內(nèi)。由于單芯片和多芯片封裝內(nèi)功能的大量集成，可能會(huì)產(chǎn)生高功率密度的熱點(diǎn)，因此這一點(diǎn)變得越來(lái)越具有挑戰(zhàn)性。

在下面的部分中，讓我們看看網(wǎng)絡(luò)芯片供應(yīng)商用來(lái)降低功耗的不同技術(shù)。在引用 ASIC 功率時(shí)，我們經(jīng)常使用“每千兆比特每秒功率”這個(gè)術(shù)語(yǔ)，因?yàn)榻^對(duì)功率數(shù)可能會(huì)根據(jù)每個(gè) ASIC 支持的總吞吐量（以 Gbps 為單位）而變化。

任何集成電路消耗的功率都由三個(gè)主要部分組成：泄漏功率、有功功率和短路功率。

＞泄露功率

泄漏功率是 ASIC 通電后、ASIC 內(nèi)的任何時(shí)鐘開始切換之前消耗的功率。即使晶體管沒(méi)有開關(guān)，該功率也會(huì)由于流過(guò)晶體管的漏電流而消耗。

泄漏功率已成為使用先進(jìn)工藝節(jié)點(diǎn)制造芯片中的一個(gè)重要問(wèn)題。這是因?yàn)檩^小的晶體管具有較短的溝道長(zhǎng)度和較薄的柵極氧化物，這可能導(dǎo)致較高的漏電流。隨著晶體管尺寸的縮小，同一芯片區(qū)域中可以封裝更多的晶體管，從而導(dǎo)致更多的漏電流。

漏電流還取決于晶體管的結(jié)構(gòu)。FinFET晶體管結(jié)構(gòu)（用于臺(tái)積電7 nm和5nm工藝）比CMOS 結(jié)構(gòu)具有更好的泄漏特性。臺(tái)積電 3nm 工藝采用的全柵 (GAA) 晶體管架構(gòu)提供了更嚴(yán)格的控制，因?yàn)闁艠O四面包圍通道，并且電荷載流子泄漏的表面積較小，從而減少了泄漏電流。

泄漏功率是電源電壓 (Vdd) 和泄漏電流的乘積，也就是說(shuō)在較小的電源電壓下可以降低泄漏功率，但當(dāng)晶體管的閾值電壓與電源電壓之間的差值減小時(shí)，泄漏電流本身可能在較小的Vdd下增加。雖然漏電流略有增加，但電源電壓的降低總體上降低了漏功率。然而過(guò)度降低電源電壓可能會(huì)影響晶體管的性能。因此，在選擇 ASIC 的工作電壓時(shí)必須仔細(xì)權(quán)衡。

電源門控，其中電源電壓在啟動(dòng)時(shí)被切斷，用于未使用的邏輯部分（例如，如果某個(gè)功能可以針對(duì)某些網(wǎng)絡(luò)應(yīng)用被禁用），也可以消除通過(guò)未使用邏輯的泄漏電流。然而，這伴隨著電壓軌實(shí)施的額外復(fù)雜性，并且只有確保能明顯節(jié)約的情況下才考慮。

＞動(dòng)態(tài)功率

ASIC 的動(dòng)態(tài)或有功功率由開關(guān)功率和短路功率組成。開關(guān)功率是芯片中的邏輯元件在開/關(guān)時(shí)消耗的功率。這是由于與晶體管和互連相關(guān)的電容的充電和放電造成的。該功率與晶體管和互連的電容 (Ceff)、邏輯元件的開關(guān)頻率 (f) 以及電源電壓 (Vdd) 的平方成正比。ASIC 的總開關(guān)功率是所有邏輯（組合門、觸發(fā)器、模擬電路和存儲(chǔ)單元）開關(guān)功率的總和。

＞短路功率

短路功耗是當(dāng)數(shù)字電路的輸出從一種邏輯狀態(tài)切換到另一種邏輯狀態(tài)，并且 n 型和 p 型晶體管同時(shí)導(dǎo)通，從而為電流從電源到地創(chuàng)造了一條直接路徑(Isc)而導(dǎo)致的功率損耗。短路功率是一種瞬態(tài)效應(yīng)，僅在兩個(gè)晶體管都導(dǎo)通的短暫時(shí)間間隔內(nèi)發(fā)生。該間隔的持續(xù)時(shí)間取決于電路的開關(guān)頻率和供電電壓水平。因此，該功率與電源電壓 ( Vdd ) 和頻率 ( f )成正比。仔細(xì)布局庫(kù)元件可以減少晶體管之間的重疊并限制短路功率：

在降低功耗方面，主要關(guān)注的是降低動(dòng)態(tài)功耗（因?yàn)樵诘湫?IC 中動(dòng)態(tài)功耗占總功耗的 75% 以上）。

降低動(dòng)態(tài)功耗的方法包括降低時(shí)鐘頻率、總開關(guān)活動(dòng)、互連和晶體管電容以及電源電壓。所有這些都有各自的挑戰(zhàn)和優(yōu)缺點(diǎn)。讓我們回顧一下這些功耗降低技術(shù)。

最佳電源電壓 (Vdd) 選擇

由于“平方”依賴性，降低工作電壓會(huì)顯著影響功率。二十年前，我們可以每?jī)傻饺陮⒕w管性能提高一倍，同時(shí)降低其運(yùn)行所需的工作電壓 (Vdd)。例如，180nm 工藝節(jié)點(diǎn)的典型電源電壓約為 2.5V，而在 45nm 工藝節(jié)點(diǎn)則降至約 1.1V。在 14 nm工藝節(jié)點(diǎn)中，該電壓進(jìn)一步降至約 0.90V。

但是，隨著轉(zhuǎn)換器尺寸的縮小，要在不影響晶體管性能的情況下顯著降低每一個(gè)新的處理節(jié)點(diǎn)的供電電壓變得越來(lái)越困難。因此，從 7nm 工藝節(jié)點(diǎn)開始，工作電壓的改進(jìn)幾乎停止了，工作電壓徘徊在 0.75V - 0.85V 之間。大多數(shù)硅代工廠為每個(gè)電壓軌提供一個(gè)范圍）。

一些代工廠提供電壓分級(jí)（voltage binning），根據(jù)芯片的工藝節(jié)點(diǎn)（快與慢），可以調(diào)整工作電壓?？旖堑男酒哂懈斓木w管。我們可以利用這一點(diǎn)，降低工藝角落芯片的電源電壓，使其在不降低性能的情況下消耗更少的功率。不過(guò)這需要制造商的支持，根據(jù)工藝特性對(duì) ASIC 芯片進(jìn)行分類。

工作頻率選擇

降低操作頻率很顯然是會(huì)降低功耗的，但同時(shí)它也會(huì)降低性能，因?yàn)?ASIC 無(wú)法足夠快地處理數(shù)據(jù)包并通過(guò)現(xiàn)有數(shù)據(jù)路徑移動(dòng)它們。然后，為了從網(wǎng)絡(luò)系統(tǒng)獲得相同的總體吞吐量，我們必須在 ASIC 內(nèi)部添加更多邏輯，或在線卡/系統(tǒng)中添加更多 ASIC。兩者都會(huì)增加系統(tǒng)的總功率/成本。

具有每秒數(shù)十太比特帶寬的高端網(wǎng)絡(luò)芯片通常具有數(shù)據(jù)包處理單元和數(shù)據(jù)路徑。數(shù)據(jù)包處理單元可以在固定管道架構(gòu)中實(shí)現(xiàn)，也可以運(yùn)行到完成架構(gòu)中實(shí)現(xiàn)。

假設(shè)在固定管道架構(gòu)中，一個(gè)數(shù)據(jù)包處理管道每個(gè)周期可以接收一個(gè)數(shù)據(jù)包。在 1.25GHz 時(shí)鐘頻率下，這相當(dāng)于每秒 12.5 億個(gè)數(shù)據(jù)包。如果我們希望將下一代處理管道的性能提高到每秒 14 億個(gè)數(shù)據(jù)包，顯而易見(jiàn)的選擇是將時(shí)鐘頻率提高到 1.4GHz。在這個(gè)更高的時(shí)鐘頻率下，管道中的每個(gè)階段都必須在更短的時(shí)間內(nèi)完成相同數(shù)量的處理。

如果我們切換到下一代 ASIC 的新處理節(jié)點(diǎn)，預(yù)計(jì)邏輯速度至少會(huì)提高 20-30%。如果我們想保持 1.25GHz 頻率以降低功耗怎么辦？在這種情況下，要每秒獲取 14 億個(gè)數(shù)據(jù)包，管道每個(gè)周期需要處理 1.12 個(gè)數(shù)據(jù)包。這很難實(shí)現(xiàn)，因?yàn)樗皇且粋€(gè)整數(shù)值。在這種情況下，設(shè)計(jì)人員傾向于將邏輯過(guò)度設(shè)計(jì)為每個(gè)周期處理2個(gè)數(shù)據(jù)包。這樣做將需要幾乎雙倍的邏輯量，這將占用更多的芯片面積和功耗。

類似地，在數(shù)據(jù)路徑內(nèi)部，如果頻率降低以獲得相同的千兆/秒性能，則需要加寬在芯片內(nèi)部承載數(shù)據(jù)包數(shù)據(jù)的總線（往返于 WAN 端口到中央緩沖區(qū)和其他結(jié)構(gòu)），以便在每個(gè)周期承載更多的比特。當(dāng)總線加寬時(shí)，會(huì)增加頂層的擁塞，需要通過(guò)提供更多的布線區(qū)域來(lái)緩解，從而增加芯片的尺寸。

內(nèi)部存儲(chǔ)器 (SRAM) 在頻率決策中也發(fā)揮著關(guān)鍵作用。SRAM 性能可能不會(huì)隨著頻率的提高而擴(kuò)展，因此為了實(shí)現(xiàn)邏輯存儲(chǔ)器，我們將被迫使用多個(gè)堆疊在一起的較小 SRAM 結(jié)構(gòu)，這增加了額外的開銷和SRAM訪問(wèn)時(shí)間。在決定操作頻率時(shí)，需要在多個(gè)不同的頻率下對(duì)片上緩沖區(qū)和數(shù)據(jù)庫(kù)、它們到庫(kù)中的SRAM的映射以及每個(gè)邏輯內(nèi)存如何分片進(jìn)行詳細(xì)分析。

ASIC 調(diào)度和 IP（實(shí)現(xiàn)特定功能的模塊）重用也在頻率選擇中發(fā)揮作用。在某些情況下，重用現(xiàn)有IP以加快周轉(zhuǎn)是非常可取的。在這種情況下，我們受到現(xiàn)有IP在沒(méi)有任何設(shè)計(jì)更改的情況下可以運(yùn)行的最大頻率的限制。

因此，頻率選擇涉及到最佳功率、性能和面積設(shè)計(jì)點(diǎn)的多重權(quán)衡。在一個(gè)芯片中看到多個(gè)時(shí)鐘域的情況并不少見(jiàn)，其中不同的子系統(tǒng)可以使用不同的頻率進(jìn)行計(jì)時(shí)。它增加了時(shí)鐘樹結(jié)構(gòu)的復(fù)雜性，并增加了設(shè)計(jì)和驗(yàn)證時(shí)間，但與對(duì) ASIC 的所有功能使用相同的頻率相比，它可以提供更好的設(shè)計(jì)點(diǎn)。

減少開關(guān)活動(dòng)

如前所述，ASIC 中的邏輯門和觸發(fā)器在其輸出改變狀態(tài)時(shí)會(huì)消耗開關(guān)功率。關(guān)鍵的是要確保如果觸發(fā)器的輸出沒(méi)有在特定的時(shí)鐘周期中使用，它就不應(yīng)該在該周期中切換。這可以通過(guò)時(shí)鐘門控來(lái)實(shí)現(xiàn)，即在不使用觸發(fā)器輸出的周期中移除（或門控）觸發(fā)器的時(shí)鐘，因此觸發(fā)器輸出保持與前一個(gè)周期相同的狀態(tài)。通過(guò)這樣做，由該觸發(fā)器提供的所有組合邏輯的切換也會(huì)減少，這被稱為動(dòng)態(tài)時(shí)鐘門控。

當(dāng)設(shè)計(jì)者以特定格式編寫觸發(fā)器的代碼時(shí)，EDA工具在合成（將Verilog行為RTL代碼轉(zhuǎn)換為門）期間推斷出動(dòng)態(tài)時(shí)鐘門控。但采用這種方法的時(shí)鐘門控效率在很大程度上取決于設(shè)計(jì)者在識(shí)別所有時(shí)鐘門控機(jī)會(huì)方面的專業(yè)知識(shí)。有一些功能強(qiáng)大的 EDA 工具可以識(shí)別設(shè)計(jì)中的所有時(shí)鐘門控機(jī)會(huì)，有些甚至可以在 RTL 中自行進(jìn)行時(shí)鐘門控。使用先進(jìn)的 EDA 工具，網(wǎng)絡(luò)芯片的動(dòng)態(tài)時(shí)鐘門控效率可達(dá)到 98% 以上。

此外，某些功能/IP 可以進(jìn)行靜態(tài)時(shí)鐘門控。例如，如果網(wǎng)絡(luò)芯片提供集成的 MACsec，并且如果某些應(yīng)用程序/客戶不需要此功能，則整個(gè)模塊可以從啟動(dòng)時(shí)間開始進(jìn)行時(shí)鐘門控。

工藝/技術(shù)節(jié)點(diǎn)選擇

制造ASIC的半導(dǎo)體工藝在整體功耗中也起著關(guān)鍵作用。在十年之前，每個(gè)新的工藝節(jié)點(diǎn)都可以在相同的面積內(nèi)封裝雙倍數(shù)量的晶體管，并獲得比以前的工藝節(jié)點(diǎn)雙倍或更高的功率效率。

過(guò)去幾年這一趨勢(shì)有所放緩。例如，當(dāng)從 5nm 工藝節(jié)點(diǎn)轉(zhuǎn)向 3nm 工藝節(jié)點(diǎn)時(shí)，功耗僅提高了 30%（對(duì)于相同的性能）或 1.42 倍。大部分的改進(jìn)來(lái)自邏輯，而存儲(chǔ)能力的改進(jìn)微乎其微。這意味著即使我們可以通過(guò)從 5nm 升級(jí)到 3nm，將 ASIC 封裝內(nèi)的吞吐量提高一倍，也會(huì)多消耗 42% 的功耗。當(dāng)網(wǎng)絡(luò)系統(tǒng)的容量翻倍時(shí)，硬件工程師需要為 ASIC 的額外功耗做好預(yù)算。

隨著工藝節(jié)點(diǎn)的縮小，制造變得更加復(fù)雜并且需要更高的精度。這可能導(dǎo)致設(shè)備和生產(chǎn)成本增加。由于更小的特征尺寸和更高的晶體管密度，成品率也會(huì)降低。這導(dǎo)致客戶的每芯片成本增加，而且為新工藝節(jié)點(diǎn)開發(fā) SerDes 和其他 IP 的成本可能會(huì)很高。此外，在較小的工藝節(jié)點(diǎn)上構(gòu)建芯片通常需要使用更先進(jìn)和更昂貴的材料，這會(huì)增加生產(chǎn)成本。

總的來(lái)說(shuō)，與7nm芯片相比，5/3nm芯片的制造成本更高。但是，如果我們可以用下一代工藝節(jié)點(diǎn)將ASIC封裝內(nèi)的密度提高一倍，而不會(huì)使功率增加一倍，那么它仍然可以節(jié)省系統(tǒng)的整體成本（因?yàn)橄到y(tǒng)中其他組件的成本，如機(jī)箱硬件、CPU復(fù)合體、PCB板、熱管理等，并不總是增加一倍）。因此，在決定過(guò)程節(jié)點(diǎn)時(shí)必須考慮整體系統(tǒng)成本和功率效率。

高能效數(shù)據(jù)路徑/處理架構(gòu)

正如在前一節(jié)中所看到的，在增加ASIC和系統(tǒng)的吞吐量時(shí)，僅改進(jìn)工藝節(jié)點(diǎn)是不足以降低功耗的。高能效ASIC架構(gòu)在降低網(wǎng)絡(luò)ASIC整體功耗方面也起著重要作用。

網(wǎng)絡(luò) ASIC 架構(gòu)隨著時(shí)間的推移不斷發(fā)展，以解決以下限制：

SRAM 的面積/功耗沒(méi)有像新工藝節(jié)點(diǎn)上的邏輯那樣擴(kuò)展。

盡管晶體管密度不斷提高，但新工藝節(jié)點(diǎn)的功耗并沒(méi)有多大改善。

外部存儲(chǔ)器的擴(kuò)展速度也不夠快，無(wú)法跟上邏輯擴(kuò)展的速度。在這方面，雖然 HBM（ASIC 封裝內(nèi)的高帶寬內(nèi)存）供應(yīng)商通過(guò)使用新的內(nèi)存節(jié)點(diǎn)、堆疊更多芯片以及提高HBM和ASIC芯片之間的數(shù)據(jù)傳輸速率，大約每 3 年將這些內(nèi)存的性能和密度提高一倍。但每個(gè) HBM 部件提供的帶寬遠(yuǎn)不及網(wǎng)絡(luò)芯片所支持的數(shù)據(jù)吞吐量。

例如，每個(gè) HBM3P部件理論上可以提供 8Tbps 的原始總數(shù)據(jù)速率。由于讀/寫周轉(zhuǎn)和其他瓶頸導(dǎo)致總線效率損失 20%，這足以緩沖 3.2Tbps 的無(wú)線接入網(wǎng)絡(luò) (WAN) 流量。高端網(wǎng)絡(luò)芯片供應(yīng)商希望在每個(gè) ASIC 封裝中封裝 >14.4Tbps。顯然，并非所有流量都可以使用單個(gè) HBM 部件進(jìn)行緩沖。添加更多 HBM 部件可能會(huì)占用 WAN 端口所需的芯片邊緣區(qū)域。

這意味著簡(jiǎn)單通過(guò)將數(shù)據(jù)路徑切片加倍來(lái)使下一代 ASIC 吞吐量加倍的方式是不可行的。對(duì)片上和外部存儲(chǔ)器的訪問(wèn)需要盡可能地優(yōu)化。為了實(shí)現(xiàn)這一目標(biāo)，網(wǎng)絡(luò)供應(yīng)商使用了各種技術(shù)：

# 具有淺片上延遲帶寬緩沖器的超額訂閱外部延遲帶寬緩沖器

在這種架構(gòu)中，數(shù)據(jù)包首先在片上緩沖區(qū)中排隊(duì)，只有擁塞的隊(duì)列才會(huì)移動(dòng)到外部存儲(chǔ)器。隨著擁塞減少，這些隊(duì)列移回到片上緩沖區(qū)。這減少了總體數(shù)據(jù)移動(dòng)以及與之相關(guān)的功耗。

# 虛擬輸出隊(duì)列 (VOQ) 架構(gòu)

在這里，所有延遲帶寬緩沖都在入口數(shù)據(jù)包轉(zhuǎn)發(fā)實(shí)體 (PFE) 或切片中完成。數(shù)據(jù)包在入口 PFE 的虛擬輸出隊(duì)列中排隊(duì)。VOQ 唯一對(duì)應(yīng)于數(shù)據(jù)包需要離開的最終 PFE/輸出鏈路/輸出隊(duì)列。數(shù)據(jù)包通過(guò)出口處的復(fù)雜調(diào)度程序從入口 PFE 移動(dòng)到出口 PFE，僅當(dāng)它可以將數(shù)據(jù)包調(diào)度出其輸出鏈路時(shí)，該調(diào)度程序才會(huì)從入口 PFE 提取數(shù)據(jù)包。與組合輸入和輸出隊(duì)列 (CIOQ) 架構(gòu)相比，VOQ 架構(gòu)中的數(shù)據(jù)移動(dòng)較少。這會(huì)導(dǎo)致開關(guān)功率降低。

# 固定管道數(shù)據(jù)包處理

處理網(wǎng)絡(luò)協(xié)議標(biāo)頭時(shí)，在專用硬件中對(duì)解析/查找和標(biāo)頭修改進(jìn)行硬編碼可以實(shí)現(xiàn)高效的實(shí)現(xiàn)，從而節(jié)省數(shù)據(jù)包處理過(guò)程中的面積和功耗。為了獲得面積/功耗優(yōu)勢(shì)，所有高端網(wǎng)絡(luò)供應(yīng)商都已轉(zhuǎn)向固定管道處理。

# 共享數(shù)據(jù)結(jié)構(gòu)

當(dāng)在一個(gè)芯片中集成多個(gè) PFE 或切片時(shí)，一些網(wǎng)絡(luò)芯片供應(yīng)商共享大型數(shù)據(jù)結(jié)構(gòu)，這些數(shù)據(jù)結(jié)構(gòu)在這些切片上保存路由表 (FIB) 和其他結(jié)構(gòu)。這樣做會(huì)增加對(duì)這些共享結(jié)構(gòu)的訪問(wèn)次數(shù)。但是，在大多數(shù)情況下，這些大型邏輯結(jié)構(gòu)是使用許多離散的 SRAM 組來(lái)實(shí)現(xiàn)的，并且訪問(wèn)可以在客戶端和組之間靜態(tài)復(fù)用。由于內(nèi)存控制邏輯需要適應(yīng)的熱存儲(chǔ)和無(wú)序讀取返回，這可能導(dǎo)致訪問(wèn)時(shí)間不確定。通常，面積/功耗優(yōu)勢(shì)超過(guò)了控制邏輯的復(fù)雜性。

但是，當(dāng)將數(shù)據(jù)結(jié)構(gòu)移動(dòng)到集中位置時(shí)，往返于集中內(nèi)存的路由所消耗的功率有時(shí)可能超過(guò)內(nèi)存訪問(wèn)功率。因此，架構(gòu)師在共享數(shù)據(jù)結(jié)構(gòu)時(shí)需要考慮權(quán)衡。

# 高速緩存（Cache）

高速緩存的層次結(jié)構(gòu)可用于減少對(duì)具有時(shí)間或空間局部性的共享結(jié)構(gòu)（片上或外部存儲(chǔ)器）的訪問(wèn)。這減少了長(zhǎng)電線上的數(shù)據(jù)移動(dòng)，從而減少了功耗。

# 布隆過(guò)濾器

這是一種流行的方法，用于減少對(duì)駐留在外部?jī)?nèi)存中的哈希表或查找表的訪問(wèn)次數(shù)。布隆過(guò)濾器是一種節(jié)省空間的概率數(shù)據(jù)結(jié)構(gòu)，用于測(cè)試元素是否是集合的成員。該數(shù)據(jù)結(jié)構(gòu)通常保存在片上 SRAM 中。探測(cè)布隆過(guò)濾器中的“鍵”可以指示它是否存在于片外表中。使用這種方法可以將某些網(wǎng)絡(luò)功能對(duì)中央和片外存儲(chǔ)器的訪問(wèn)減少 70-80%。

# 壓縮數(shù)據(jù)結(jié)構(gòu)

某些數(shù)據(jù)結(jié)構(gòu)可以被壓縮和存儲(chǔ)，以減少讀取這些結(jié)構(gòu)時(shí)的內(nèi)存占用和切換功率。

# 系統(tǒng)級(jí)封裝 (SiP) 與小芯片的集成

在過(guò)去的三到四年里，小芯片設(shè)計(jì)的發(fā)展勢(shì)頭迅猛，多個(gè)小芯片（ASIC核心）可以集成在一個(gè)具有低功耗芯片接口的封裝中，如UCIE或短距離serdes（XSR）。

# 功能蠕變

最后，功耗與芯片設(shè)計(jì)以線速處理的功能數(shù)量成比例增加。一些可能不需要線速處理的功能可以轉(zhuǎn)移到CPU復(fù)合體中，由軟件來(lái)處理，以節(jié)省面積/功耗。這些網(wǎng)絡(luò)通常具有較大的最大傳輸單元 (MTU)，即可以在網(wǎng)絡(luò)上發(fā)送的最大數(shù)據(jù)包大小。因此，核心網(wǎng)中很少需要對(duì)數(shù)據(jù)包進(jìn)行分段。在這些情況下，網(wǎng)絡(luò)芯片不需要在線實(shí)現(xiàn)此功能。然而，芯片應(yīng)該檢測(cè)到需要分段或重組的數(shù)據(jù)包，并將它們發(fā)送到 CPU 復(fù)合體進(jìn)行處理。

同樣，通過(guò)仔細(xì)分析用例和對(duì)利基功能使用替代方法來(lái)最大限度地減少功能蠕變對(duì)于降低功耗至關(guān)重要。

微架構(gòu)注意事項(xiàng)

如果芯片模塊沒(méi)有采用高效的微架構(gòu)，那么高效架構(gòu)所提供的部分或全部節(jié)能優(yōu)勢(shì)就會(huì)喪失。塊微架構(gòu)在很大程度上取決于設(shè)計(jì)者的專業(yè)知識(shí)。以下是需要關(guān)注的部分：

# 過(guò)度流水線

添加比實(shí)現(xiàn)功能所需的更多的流水線階段。

# SRAM 選擇不當(dāng)

單端口 SRAM 在功耗/面積方面比兩個(gè)或雙端口 SRAM 更高效。需要正確規(guī)劃 SRAM 訪問(wèn)以選擇正確的 SRAM 類型。類似地，使用算法存儲(chǔ)器增加某些數(shù)據(jù)結(jié)構(gòu)的端口數(shù)量以進(jìn)行同時(shí)訪問(wèn)確實(shí)有助于降低面積/功耗。

# 沒(méi)有優(yōu)化邏輯內(nèi)存以提高功耗

SRAM 庫(kù)供應(yīng)商通常提供內(nèi)存編譯器，讓用戶輸入邏輯內(nèi)存尺寸，編譯器會(huì)為該內(nèi)存提供不同的內(nèi)存/平鋪選項(xiàng)。這些編譯器可以根據(jù)用戶提供的權(quán)重在總體面積和功率之間取得平衡。

# 過(guò)度緩沖

一些設(shè)計(jì)傾向于在處理過(guò)程中多次緩沖數(shù)據(jù)/控制邏輯。而且緩沖區(qū)往往會(huì)被過(guò)度設(shè)計(jì)。需要詳細(xì)檢查緩沖區(qū)及其大小，以移除填充。

# 設(shè)計(jì)重用

設(shè)計(jì)重用有時(shí)可能會(huì)造成傷害。雖然重用有利于項(xiàng)目進(jìn)度，但這些設(shè)計(jì)可能沒(méi)有最佳的微架構(gòu)或?qū)崿F(xiàn)技術(shù)來(lái)節(jié)省電力。

物理設(shè)計(jì)考慮因素

在過(guò)去的十年里，用于芯片/模塊布局規(guī)劃和布局的EDA工具在優(yōu)化網(wǎng)表和布局以降低功耗方面取得了長(zhǎng)足的進(jìn)步。這些工具通過(guò)物理設(shè)計(jì)感知 RTL 綜合、優(yōu)化數(shù)據(jù)移動(dòng)的 P&R、位置感知時(shí)鐘門控、回收非關(guān)鍵路徑上的功率等來(lái)降低功耗。

這些工具可以接受用戶輸入的各種流量場(chǎng)景，并優(yōu)化物理設(shè)計(jì)以降低峰值功率。利用 EDA 工具的進(jìn)步進(jìn)行物理設(shè)計(jì)可以比通過(guò)前面提到的其他技術(shù)實(shí)現(xiàn)的動(dòng)態(tài)功耗額外降低 4-5%。

EDA 工具還支持功率門控、動(dòng)態(tài)電壓/頻率降低或多電壓/頻率島方法，并在RTL合成和物理設(shè)計(jì)階段為實(shí)現(xiàn)這些技術(shù)提供自動(dòng)化和檢查。

電源監(jiān)控

雖然提高能效對(duì)于高端 ASIC 來(lái)說(shuō)是一件好事，但如果沒(méi)有可量化的目標(biāo)，它可能會(huì)導(dǎo)致架構(gòu)和實(shí)施方面的各種變化，從而增加進(jìn)度延遲和投片后問(wèn)題的風(fēng)險(xiǎn)。必須與硬件和產(chǎn)品管理團(tuán)隊(duì)合作，為 ASIC 定義功率目標(biāo)（每 Gbps 功率），并在整個(gè)開發(fā)階段持續(xù)估計(jì)和監(jiān)控功率，以保持正常運(yùn)行。

在架構(gòu)階段，功耗估算通常使用基本技術(shù)來(lái)完成，例如從先前的設(shè)計(jì)進(jìn)行推斷以及使用新工藝節(jié)點(diǎn)的擴(kuò)展。在設(shè)計(jì)實(shí)現(xiàn)階段，多種 EDA 工具可以隨著設(shè)計(jì)通過(guò) RTL 和 P&R 的進(jìn)展來(lái)估計(jì)和監(jiān)控功耗，為工程師提供節(jié)能機(jī)會(huì)的選擇和建議。

光學(xué)新趨勢(shì)

在OFC 2023會(huì)議上，多家供應(yīng)商展示了用于數(shù)據(jù)中心和企業(yè)應(yīng)用的線性驅(qū)動(dòng)（或直接驅(qū)動(dòng)）非 DSP 可插拔短/中程光模塊的原型系統(tǒng)。這些光模塊沒(méi)有耗電的 DSP 電路，并使用線性放大器來(lái)轉(zhuǎn)換電信號(hào)和光信號(hào)。

這與傳統(tǒng)的相干收發(fā)器形成鮮明對(duì)比，傳統(tǒng)的相干收發(fā)器使用 DSP 和相位調(diào)制器進(jìn)行這種轉(zhuǎn)換。這些系統(tǒng)依賴于網(wǎng)絡(luò) ASIC 內(nèi)部的長(zhǎng)距離 (LR) SerDes 功能強(qiáng)大，以彌補(bǔ)光學(xué)器件內(nèi)部 DSP 的不足。

線性驅(qū)動(dòng)光模塊非常節(jié)能，一些供應(yīng)商聲稱與傳統(tǒng)光收發(fā)器相比，節(jié)能高達(dá) 25%。在 800Gbps/1.6Tbps 速度下，使用線性驅(qū)動(dòng)光學(xué)器件可以顯著降低系統(tǒng)成本和功耗。

寫在最后

盡管本文主要關(guān)注用于降低網(wǎng)絡(luò)芯片和光學(xué)器件功耗的趨勢(shì)和技術(shù)，但考慮每個(gè)新系統(tǒng)設(shè)計(jì)中所有系統(tǒng)組件的功耗以及冷卻和熱管理解決方案的效率同樣重要。

例如，即使是AC/DC轉(zhuǎn)換器效率的微小改進(jìn)，也可以在高功率系統(tǒng)中顯著節(jié)省功率。盡管最初的前期成本很高，但在每秒處理數(shù)百兆比特的模塊化系統(tǒng)的生命周期內(nèi)，投資液體冷卻也可以顯著節(jié)省成本。

隨著ASIC架構(gòu)師的優(yōu)化選擇用盡，技術(shù)節(jié)點(diǎn)的節(jié)能開始減少，探索降低系統(tǒng)功耗和冷卻成本的替代解決方案至關(guān)重要。讓我們繼續(xù)推動(dòng) ASIC 內(nèi)外的創(chuàng)新，使網(wǎng)絡(luò)系統(tǒng)更高效，更具成本效益。





審核編輯：劉清