FPGA芯片外圍電路設(shè)計(jì)規(guī)范和配置過程

小編在本節(jié)介紹FPGA芯片外圍電路設(shè)計(jì)規(guī)范和配置過程，篇幅比較大，時(shí)鐘的設(shè)計(jì)原則就有17條，伙伴們耐心讀一讀。

a. 時(shí)鐘電路的設(shè)計(jì)選型需要考慮的因素

• 系統(tǒng)運(yùn)行的時(shí)鐘頻率是多少？（可能有多個(gè)時(shí)鐘）
• 是否有內(nèi)部的時(shí)鐘管理單元可用（通常是有）？它的輸入頻率范圍（需要查看器件手冊(cè)進(jìn)行確認(rèn)）？
• 盡可能選擇專用的時(shí)鐘輸入引腳

圖1 參考晶振設(shè)計(jì)

b. 時(shí)鐘電路PCB layout設(shè)計(jì)原則

• 時(shí)鐘晶振源應(yīng)該盡可能放在與其連接的FPGA時(shí)鐘專用引腳的臨近位置
• 時(shí)鐘線盡可能走直線。如果無法避免轉(zhuǎn)彎走線，使用45度線，盡量避免T型走線和直角走線
• 盡量避免同時(shí)在多個(gè)信號(hào)層走時(shí)鐘線
• 時(shí)鐘走線盡量不要使用過孔，因?yàn)檫^孔會(huì)導(dǎo)致阻抗變化及反射
• 靠近外層的地層能夠最小化噪聲。如果使用內(nèi)層走時(shí)鐘線，要有良好的參考平面，且走帶狀線
• 時(shí)鐘信號(hào)應(yīng)該有終端匹配電路，以最小化反射
• 盡可能使用點(diǎn)到點(diǎn)的時(shí)鐘走線
• 對(duì)于時(shí)鐘差分對(duì)的走線，必須嚴(yán)格按照D>2S規(guī)則，以最小化相鄰差分對(duì)間的串?dāng)_
• 確保差分對(duì)在整個(gè)走線過程中的線間距恒定
• 確保差分對(duì)的走線等長，以最小化偏斜和相移
• 同一網(wǎng)絡(luò)走線過程中避免使用多個(gè)過孔，以確保阻抗匹配和更低的感抗
• 高頻的時(shí)鐘走線盡可能短
• 高頻時(shí)鐘或周期性信號(hào)盡可能遠(yuǎn)離高速差分對(duì)以及任何引出的連接器（例如I/O、數(shù)據(jù)或電源連接器）。
• 應(yīng)當(dāng)保證所有走線有持續(xù)的地和電源參考平面
• 為了最小化串?dāng)_，盡量縮短高頻時(shí)鐘或周期性信號(hào)與高速信號(hào)并行走線的長度。推薦的最小間距是3倍的時(shí)鐘信號(hào)與最近參考面間距
• 當(dāng)一個(gè)時(shí)鐘驅(qū)動(dòng)多個(gè)負(fù)載時(shí)，使用低阻抗傳輸線以確保信號(hào)通過傳輸線
• 信號(hào)換層時(shí)使用回路過孔

c. 復(fù)位電路設(shè)計(jì)原則

• 盡可能使用FPGA的專用時(shí)鐘或復(fù)位引腳
• 上電復(fù)位時(shí)間的長短需要做好考量
• 確保系統(tǒng)正常運(yùn)行過程中復(fù)位信號(hào)不會(huì)誤動(dòng)作
• 復(fù)位信號(hào)盡量不要靠近連接器附近，尤其是和面板連接的連接器，避免外部ESD誤觸發(fā)復(fù)位信號(hào)

圖2 復(fù)位電路設(shè)計(jì)

d. 配置電路設(shè)計(jì)原則

• 配置芯片盡量靠近FPGA
• 考慮配置信號(hào)的完整性問題，必要時(shí)增加電阻做阻抗匹配
• 相關(guān)配置引腳正確的添加上拉或下拉電阻
• 部分配置引腳可以被復(fù)用，但是要謹(jǐn)慎使用，以免影響器件的上電配置過程

e. 配置電路框圖

• DC14插座將FPGA器件的JTAG專用引腳TCK、TMS、TDI、TDO引出
• USB下載器連接DC14插座和PC機(jī)，實(shí)現(xiàn)FPGA器件的在線燒錄或配置芯片（QSPI FLASH）的固化
• FPGA器件的固化代碼可以存儲(chǔ)在QSPI FLASH中，當(dāng)FPGA器件每次上電時(shí)，都會(huì)直接從QSPI FLASH中讀取固化代碼并運(yùn)行

圖3 配置電路框圖

f. 配置電路設(shè)計(jì)

• MSEL0/MSEL1/MSEL2引腳設(shè)定FPGA器件在上電后直接進(jìn)入QSPI FLASH加載的配置模式，MSEL0/MSEL1/MSEL2分別配置為不同設(shè)置對(duì)應(yīng)不同加載方式
• 當(dāng)JTAG在線配置FPGA時(shí)，F(xiàn)PGA器件都會(huì)優(yōu)先運(yùn)行JTAG最新燒錄的代碼
• INIT_B_0PROGRAM_B_0信號(hào)分別上拉到3.3V
• PROGRAM_B_0連接按鍵S1，可以通過這個(gè)按鍵使FPGA器件重新加載配置代碼
• DONE_0信號(hào)指示當(dāng)前FPGA的上電加載配置是否完成，通過指示燈D1的亮滅狀態(tài)來示意

圖4 配置電路

圖5 JTAG電路框圖

g. 供電電路設(shè)計(jì)

• VCCO為FPGA的IO接口電壓
• VCCINT為FPGA的核心電壓
• VCCADC為FPGA內(nèi)部的AD轉(zhuǎn)換電路的供電電壓
• VCCAUX為FPGA的輔助電壓
• VCCBRAM為FPGA內(nèi)嵌的塊RAM存儲(chǔ)器的供電電壓
• P2是跳線插座，若連接2.5V，對(duì)應(yīng)Bank的IO電壓可用于LVDS接口電平，若連接3.3V，則對(duì)應(yīng)Bank的IO可作為LVTTL電平使用

h. 供電電路PCB layout設(shè)計(jì)

• 完整的或分割的電源層都應(yīng)該就近其對(duì)應(yīng)的地層
• 電源層和地層之間的絕緣層應(yīng)該盡可能的薄，以增強(qiáng)耦合電容與平面電容（通常取3-4mil）
• 為了最小化電感值，電源引腳應(yīng)當(dāng)就近直接連到相應(yīng)的電源層
• 避免器件的電源引腳與供電源端或電源層之間的走線寬度過窄
• 電源分割線的間距應(yīng)該在25mil到100mil
• 不同電源引腳不能夠共用一個(gè)過孔，即每個(gè)電源引腳都應(yīng)該至少有一個(gè)專用的過孔連接到電源層