SerDes的基礎(chǔ)知識(shí)

SerDes的簡介

SerDes 是SERializer串行 器/DESerializer解串器的簡稱，這種主流的高速的時(shí)分多路復(fù)用（TDM）點(diǎn)對點(diǎn)的串行通信技術(shù)可以充分利用通信的信道容量，提升通信速度，進(jìn)而大量的降低通信成本。目前，商用基于SerDes架構(gòu)的通信協(xié)議最高可實(shí)現(xiàn)單通道112Gbps的速率。

SerDes的主要作用就是把并行數(shù)據(jù)轉(zhuǎn)化成為串行數(shù)據(jù)，或者將串行數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)的，能提供比并行傳輸更高帶寬。

實(shí)際上PCIE，JESD204B等復(fù)雜協(xié)議都是基于SerDes協(xié)議，常見的電SerDes就PCIE等協(xié)議來說，更接近物理層，所以SerDes通常又被稱之為物理層（PHY）器件。

正是因?yàn)镾erDes的強(qiáng)電氣屬性，使得 Serdes具有以下優(yōu)點(diǎn)：

①減少布線沖突（非獨(dú)立時(shí)鐘嵌入在數(shù)據(jù)流中，解決了限制數(shù)據(jù)傳輸速率的Signal時(shí)鐘的Jilter問 題）；帶寬高 ；

②引腳數(shù)目少 ；

③抗噪聲、抗干擾能力強(qiáng)（差分傳輸）；

④降低開關(guān)噪聲；

⑤擴(kuò)展能力強(qiáng)；

⑥更低的功耗和封裝成本；

SerDes的分類

SerDes支持非常多的的主流工業(yè)標(biāo)準(zhǔn)，比如Serial RapidIO ，F(xiàn)iberChannel（FC），PCI-Express （PCIE），Advanced Switching Interface，Serial ATA（SATA），1-Gb Ethernet，10-Gb Ethernet（XAUI），Infiniband 1X，4X，12X等。根據(jù)SerDes的結(jié)構(gòu)的不同可以將其分為四類：

①并行時(shí)鐘SerDes：將并行寬總線串行化為多個(gè)差分信號(hào)對，傳送與數(shù)據(jù)并聯(lián)的時(shí)鐘。這些SerDes 比較便宜，在需要同時(shí)使用多個(gè)SerDes 的應(yīng)用中，可以通過電纜或背板有效地?cái)U(kuò)展寬總線；

②8B/10B編碼SerDes（最常見的結(jié)構(gòu)）：將每個(gè)數(shù)據(jù)字節(jié)映射到10bit代碼，然后將其串行化為單一 信號(hào)對。10位代碼是這樣定義的：為接收器鐘恢復(fù)提供足夠的轉(zhuǎn)換，并且保證直流平衡（即發(fā)送相 等數(shù)量的‘1’和‘0’）。這些屬性使8B/10B編碼SerDes 能夠在有損耗的互連和光纖傳輸中以較少的信號(hào)失真高速運(yùn)行；

③嵌入式時(shí)鐘SerDes：將數(shù)據(jù)總線和時(shí)鐘串化為一個(gè)串行信號(hào)對。兩個(gè)時(shí)鐘位，一高一低，在每個(gè) 時(shí)鐘循環(huán)中內(nèi)嵌串行數(shù)據(jù)流，對每個(gè)串行化字的開始和結(jié)束成幀，并且在串行流中建立定期的上升邊沿。由于有效負(fù)載夾在嵌入式時(shí)鐘位之間，因此數(shù)據(jù)有效負(fù)載字寬度并不限定于字節(jié)的倍數(shù)；

④位交錯(cuò)SerDes：將多個(gè)輸入串行流中的位匯聚為更快的串行信號(hào)對。

SerDes的結(jié)構(gòu)

SerDes收發(fā)器內(nèi)部包括高速串并轉(zhuǎn)換電路、時(shí)鐘數(shù)據(jù)恢復(fù)電路、數(shù)據(jù)編解碼電路、時(shí)鐘糾正和通道綁定電路，為各種高速串行數(shù)據(jù)傳輸協(xié)議提供了物理層（PHY）基礎(chǔ)。而主流的8B/10B編 碼SerDes則主要由物理介質(zhì)相關(guān)子層（ PMD）、物理媒介適配層（Physical Media Attachment，PMA）和物理編碼子層（ Physical Coding Sublayer，PCS ）所組成，且收發(fā)器的 TX發(fā)送端和RX接收端功能獨(dú)立。

SerDes收發(fā)器內(nèi)部的電路物理層結(jié)構(gòu)圖

各物理層的作用：

①PCS層，負(fù)責(zé)數(shù)據(jù)流的編碼/解碼，是標(biāo)準(zhǔn)的可綜合CMOS數(shù)字邏輯，可以通過邏輯綜合實(shí)現(xiàn) 軟硬綜合實(shí)現(xiàn)。

②PMA層，是數(shù)?；旌螩ML/CMOS電路，負(fù)責(zé)負(fù)責(zé)串化/解串化，是理解SerDes區(qū)別于并行接 口的關(guān)鍵。

③PMD層，負(fù)責(zé)串行信號(hào)通信。

涉及到的相關(guān)模塊：

①TXPLL：這個(gè)模塊主要使用具有1ps以下的抖動(dòng)的時(shí)鐘為參考，輸出數(shù)GHZ級(jí)的時(shí)鐘。

②RXCDR(時(shí)鐘恢復(fù)）：這個(gè)模塊是一個(gè)復(fù)雜的控制回路，作用是來追蹤傳入數(shù)據(jù)的平均相位， 并不管Path上的任何SI或失真，通常是通過復(fù)雜的相位旋轉(zhuǎn)器或CDR驅(qū)動(dòng)的鎖相環(huán)來完成的。

③TXdriver：這個(gè)模塊把序列化模塊轉(zhuǎn)化為差分信號(hào)。

④RX均衡器：此模塊用連續(xù)的時(shí)間均衡器以及DFE（裁決反饋均衡器）來均衡高速效應(yīng)，通常 需要一個(gè)自動(dòng)增益的電路來促進(jìn)均衡效果，RX均衡器通常以狀態(tài)機(jī)邏輯和軟件的形式來實(shí)現(xiàn)

自動(dòng)校準(zhǔn)。

轉(zhuǎn)化過程：

①發(fā)送（TX）即并轉(zhuǎn)串，簡單的來說就是并行信號(hào)通過FiFO，傳遞給內(nèi)部的8b/10b編碼器、擾碼器，防止數(shù)據(jù)連0/1，之后傳遞給串行器進(jìn)行轉(zhuǎn)化，經(jīng)過均衡器均衡后，由驅(qū)動(dòng)發(fā)出。

②接收（RX）即串轉(zhuǎn)并，簡單的來說就是輸入的串行信號(hào)經(jīng)過線性均衡器均衡后，去除了高速時(shí)鐘的jilter后，CDR從數(shù)據(jù)中恢復(fù)Caputure時(shí)鐘，并通過解串器轉(zhuǎn)為對齊的并行信號(hào)，由驅(qū)動(dòng)發(fā)出。

SerDes底層硬件

SerDes底層硬件包括早期的LVDS和現(xiàn)在CML：SerDes信號(hào)層采用的LVDS工作在155Mbps~1.25Gbps之間，而CML(電流模式信號(hào))在600Mbps和10+ Gbps。因此現(xiàn)在SerDes一般使用CML。但是LVDS和CML信號(hào)可以互通，但要有外接電阻做電平轉(zhuǎn)換。

高速邏輯電平的特性

LVDS、CML、LVPECL之間是有區(qū)別，但都使用差分傳輸Differential Transmission 信號(hào)傳輸?shù)囊环N技術(shù)，區(qū)別于傳統(tǒng)的一根信號(hào)線一根地線的非平衡型單端Single End Transmission 做法，差分傳輸在這兩根線上都傳輸信號(hào)，這兩個(gè)信號(hào)的振幅相同，相位相反。在這兩根線上的傳輸?shù)男盘?hào)就是差分信號(hào)。信號(hào)接收端比較這兩個(gè)電壓的差值來判斷發(fā)送端發(fā)送的邏輯狀態(tài)。在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。

審核編輯：劉清