時(shí)鐘偏移對(duì)時(shí)序收斂有什么影響呢？

FPGA設(shè)計(jì)中的絕大部分電路為同步時(shí)序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時(shí)序路徑上的所有寄存器在時(shí)鐘信號(hào)的驅(qū)動(dòng)下步調(diào)一致地運(yùn)作。這就要求時(shí)鐘信號(hào)（更準(zhǔn)確地說是時(shí)鐘有效沿）在同一時(shí)間點(diǎn)到達(dá)所有寄存器的時(shí)鐘端口，為此，F(xiàn)PGA內(nèi)部提供了專用的時(shí)鐘布線資源。然而，即便如此，實(shí)際情形是時(shí)鐘信號(hào)往往在不同時(shí)間點(diǎn)到達(dá)寄存器的時(shí)鐘端口，這種現(xiàn)象就是時(shí)鐘偏移。

時(shí)鐘偏移反映了時(shí)鐘信號(hào)到達(dá)同一時(shí)序路徑上的不同寄存器的時(shí)鐘端口之間的時(shí)間差異，如下圖所示。時(shí)鐘clk從源端到達(dá)寄存器FF1的時(shí)間點(diǎn)為Tclk1，到達(dá)寄存器FF2的時(shí)間點(diǎn)為Tclk2，故時(shí)鐘偏移即為Tclk2與Tclk1的差。若clk源端記為零時(shí)刻點(diǎn)，那么Tclk1和Tclk2分別對(duì)應(yīng)發(fā)送時(shí)鐘路徑延遲和捕獲時(shí)鐘路徑延遲。

時(shí)鐘偏移可正可負(fù)。通常，若數(shù)據(jù)流向與時(shí)鐘前進(jìn)方向一致，那么時(shí)鐘偏移為正。否則為負(fù)，如下圖所示。

時(shí)鐘偏移對(duì)時(shí)序收斂有什么影響呢？

我們從建立時(shí)間裕量和保持時(shí)間裕量兩個(gè)角度分析。先以正向的時(shí)鐘偏移為例。建立時(shí)間裕量分析如下圖所示，發(fā)起沿和捕獲沿相差一個(gè)時(shí)鐘周期。由圖中建立時(shí)間裕量表達(dá)式可以得出結(jié)論：正向的時(shí)鐘偏移對(duì)建立時(shí)間收斂是有利的，相當(dāng)于捕獲寄存器的建立時(shí)間由Tsu減小至Tsu-Tskew。

保持時(shí)間裕量分析如下圖所示，保持時(shí)間檢查的發(fā)起沿和捕獲沿為同一時(shí)鐘沿（保持時(shí)間檢查是基于建立時(shí)間檢查的，要求當(dāng)前發(fā)送沿發(fā)送的數(shù)據(jù)不能被前一個(gè)捕獲沿捕獲；下一個(gè)發(fā)送沿發(fā)送的數(shù)據(jù)不能被當(dāng)前捕獲沿捕獲）。由圖中保持時(shí)間裕量表達(dá)式可以得出結(jié)論：正向的時(shí)鐘偏移不利于保持時(shí)間收斂。相當(dāng)于數(shù)據(jù)在有效沿到達(dá)之后還要穩(wěn)定保持的時(shí)間變長了，由原來的Th變?yōu)門h+Tskew。這顯然阻礙了保持時(shí)間收斂。

結(jié)合建立時(shí)間裕量和保持時(shí)間裕量表達(dá)式，若Tskew為負(fù)，則建立時(shí)間收斂更加困難，保持時(shí)間收斂更加容易。





審核編輯：劉清