未來(lái)的先進(jìn)半導(dǎo)體封裝材料與工藝

我們?yōu)槭裁葱枰冗M(jìn)半導(dǎo)體封裝？因?yàn)槲覀兩钤谝粋€(gè)以數(shù)據(jù)為中心的世界，各個(gè)行業(yè)產(chǎn)生的數(shù)據(jù)量不斷增長(zhǎng)，越來(lái)越多地推動(dòng)了對(duì)高帶寬計(jì)算的需求。機(jī)器學(xué)習(xí)和人工智能（AI）等應(yīng)用需要強(qiáng)大的處理能力，因此需要在芯片上密集放置晶體管，并在封裝中緊湊地互連凸點(diǎn)間距。

如今，半導(dǎo)體封裝已經(jīng)從板級(jí)集成發(fā)展到晶圓級(jí)集成，帶來(lái)了顯著的進(jìn)步。晶圓級(jí)集成提供了優(yōu)于傳統(tǒng)方法的優(yōu)勢(shì)，例如提高了連接密度，為尺寸敏感的應(yīng)用提供了更小的占位面積，同時(shí)增強(qiáng)了性能。

先進(jìn)半導(dǎo)體封裝包括高密度扇出、2.5D和3D封裝，其特點(diǎn)是凸點(diǎn)間距低于100μm，可實(shí)現(xiàn)至少10倍的互連密度。我們從IDTechEx的《2024-2034先進(jìn)半導(dǎo)體封裝材料與工藝》報(bào)告中發(fā)現(xiàn)，實(shí)現(xiàn)先進(jìn)半導(dǎo)體封裝有一些必須關(guān)注的關(guān)鍵詞：xD封裝、帶寬、介電材料、RDL、Cu-Cu混合鍵合等，我們來(lái)看看它們到底代表什么。

xD：從1D到3D半導(dǎo)體封裝

1D屬于板級(jí)集成，是將采用不同封裝技術(shù)的芯片組裝在PCB板上。

2D是封裝級(jí)集成，在統(tǒng)一的基板上集成不同的封裝/組件、多芯片模塊（MCM）、封裝上封裝（PoP）等。

2D增強(qiáng)型（2.1D–2.5D）是晶圓級(jí)集成（也包括3D），采用有機(jī)基板，包括在有機(jī)中介層/再分配層（RDL）上集成管芯，并封裝在一體化基板上；另一種是硅基，是在硅中介層或硅橋上集成管芯，并封裝在一體化基板上。

3D是將不同的管芯集成在一起，并封裝在一體化基板上。

從1D到3D半導(dǎo)體封裝的演進(jìn)

從1D到3D半導(dǎo)體封裝，互連密度、應(yīng)用水平、成本、工藝挑戰(zhàn)從低到高逐步演進(jìn)。

滿(mǎn)足帶寬要求是關(guān)鍵

從封裝的角度來(lái)看，要提高帶寬，需要考慮兩個(gè)關(guān)鍵因素：I/O（輸入/輸出）的總數(shù)和每個(gè)I/O的比特率。增加I/O的總數(shù)需要在每個(gè)布線層/重新分布層（RDL）中實(shí)現(xiàn)更精細(xì)的線寬/間距（L/S）模式，并具有更高數(shù)量的布線層。

另一方面，提高每個(gè)I/O的比特率會(huì)受到小芯片（chiplet）之間的互連距離和介電材料選擇的影響。這些因素將直接影響封裝系統(tǒng)的整體性能和效率。因此，釋放高帶寬，就要探索先進(jìn)半導(dǎo)體封裝的材料和工藝。

影響封裝模塊帶寬的關(guān)鍵因素

（來(lái)源：IDTechEx）

有機(jī)介電材料浮出水面迎來(lái)機(jī)遇

從材料和工藝的角度看，深入研究實(shí)現(xiàn)更高布線密度和更高每I/O比特率，就要揭示介電材料的選擇和適當(dāng)工藝技術(shù)的使用所起的關(guān)鍵作用。這些因素對(duì)封裝系統(tǒng)的整體性能和能力都有重大影響。

電子互連：SiO2與有機(jī)介電材料。來(lái)源：IDTechEx

當(dāng)前，先進(jìn)半導(dǎo)體封裝中主要使用兩種最常見(jiàn)的RDL制造工藝：

一是后道工藝（BEOL），介電材料為SiO2（Dk（介電常數(shù)）=3.9），L/S導(dǎo)電部件（feature）為亞微米，用于晶圓級(jí)封裝級(jí)別。這種方法成本較高，電阻和電容更高，導(dǎo)致輸入和輸出之間的RC時(shí)間常數(shù)延遲較高，挑戰(zhàn)在于滿(mǎn)足帶寬要求。

二是半加成工藝（SAP），采用有機(jī)介電材料（理想情況下Dk＜3），L/S導(dǎo)電部件HVM（大批量生產(chǎn)）為5-6μm，研究現(xiàn)狀為1-2μm，用于面板級(jí)或晶圓級(jí)封裝級(jí)別。

其挑戰(zhàn)在于，低Dk聚合物通常具有高熱膨脹系數(shù)（CTE），會(huì)對(duì)器件可靠性和封裝架構(gòu)產(chǎn)生負(fù)面影響；由于厚介電材料和核（core）封裝基板尺寸穩(wěn)定性差，擴(kuò)展到精細(xì)導(dǎo)電部件變得具有挑戰(zhàn)性；銅與低k介電材料的粘附變得困難，尤其是當(dāng)導(dǎo)電部件之間的間距更細(xì)時(shí)；薄介電膜增加了微孔的縱橫比，導(dǎo)致微孔/焊盤(pán)界面的應(yīng)力變得更高，可能導(dǎo)致銅破裂。

因此，為了確保封裝可靠性，介電材料應(yīng)具有與銅金屬層類(lèi)似的CTE，而使用SiO2填料，無(wú)助于降低Dk值，因?yàn)樗枰愿唧w積/重量（%）加載；此外，用作積層的聚合物介電材料中存在的填料可能阻礙微孔的縮放。

選擇電子互連材料時(shí)應(yīng)考慮的關(guān)鍵因素

考慮到低Dk、最佳CTE（盡可能接近Cu的CTE），以及確保模塊可靠性的機(jī)械特性（如楊氏模量（GPa）和伸長(zhǎng)率）等特性，選擇合適的介電材料至關(guān)重要。這些選擇可實(shí)現(xiàn)更高的數(shù)據(jù)速率，同時(shí)保持信號(hào)完整性，并有助于提高布線密度的L/S導(dǎo)電部件。

在GPU等高性能加速器中，SiO2等無(wú)機(jī)介電材料已被廣泛用于實(shí)現(xiàn)L/S導(dǎo)電部件。然而，由于其具有的高RC延遲，在需要高速連接應(yīng)用中的使用受到限制。作為一種替代方案，有機(jī)介電材料因其成本效益及其低Dk減輕RC延遲的能力而浮出水面。不過(guò)，有機(jī)介電材料也存在挑戰(zhàn)，包括可能對(duì)器件可靠性產(chǎn)生負(fù)面影響的高CTE，以及難以擴(kuò)展到精細(xì)L/S導(dǎo)電部件。

下一代2.5D扇出封裝用有機(jī)RDL材料的關(guān)鍵參數(shù)

以扇出封裝為例，看看介電材料遇到的挑戰(zhàn)。先進(jìn)封裝中的扇出型（Fan Out）封裝是指在晶圓級(jí)/面板級(jí)封裝中的封裝面積與管芯不一樣，且不需要基板的封裝，以實(shí)現(xiàn)更輕薄、更多的I/O接口和更好的電性能。

扇出型封裝的核心是通過(guò)RDL替代傳統(tǒng)封裝中基板傳輸信號(hào)的作用，去掉基板可以使芯片成品的高度降低，同時(shí)降低成本。另外，由于扇出型封裝的封裝面積沒(méi)有那么多限制，整個(gè)封裝設(shè)計(jì)也變得更加靈活。

扇出封裝中的介電材料挑戰(zhàn)首先是低溫固化，包括存儲(chǔ)器芯片在內(nèi)的下一代扇出晶圓級(jí)封裝（FO-WLP）器件需要更低的翹曲和更高的良率。然而，F(xiàn)O-WLP中當(dāng)前使用的聚酰亞胺（PI）或聚苯并惡唑（PBO）材料的固化溫度范圍為200℃-230℃，限制了其應(yīng)用。重構(gòu)過(guò)程中使用的模塑化合物的玻璃化轉(zhuǎn)變溫度（Tg）通常為150℃-170℃，也限制了固化溫度范圍。因此，有必要重新設(shè)計(jì)PI和PBO材料，以實(shí)現(xiàn)低于200℃的固化溫度，從而在未來(lái)的FO-WLP應(yīng)用中提高性能和效率。

其次是固化膜厚度，對(duì)于Dk等于或低于3的材料，為了實(shí)現(xiàn)目標(biāo)的2/2μm L/S寬度，必須有大約1μm的介電厚度。其他方面的要求包括高光刻分辨率、側(cè)壁形狀等。

為3D封裝而生的Cu-Cu混合鍵合技術(shù)

在傳統(tǒng)倒裝焊工藝中，無(wú)鉛焊料和銅在230℃左右熔化，形成穩(wěn)定的接點(diǎn)，并在接點(diǎn)之間形成底部填充物，以提高其機(jī)械性能。然而，當(dāng)觸點(diǎn)間距減小到大約10μm時(shí)，就會(huì)出現(xiàn)幾個(gè)問(wèn)題。例如，焊球尺寸減小使其易于完全反應(yīng)并形成金屬間化合物（IMC）點(diǎn)，反過(guò)來(lái)降低了IMC觸點(diǎn)的導(dǎo)電值和機(jī)械性能。

此外，如果觸點(diǎn)間隙太小，可能會(huì)接觸相鄰的焊球，從而在回流過(guò)程中導(dǎo)致橋接故障和芯片故障。盡管可以進(jìn)行縮放，但焊料和IMC電阻率大約是銅的十倍，這使其不適合高性能組件封裝。

為了解決倒裝焊的局限性，提出了Cu-Cu混合鍵合技術(shù)。這項(xiàng)技術(shù)是在介電材料之間嵌入金屬觸點(diǎn)，并使用銅原子的固態(tài)擴(kuò)散熱處理將材料連接在一起，以消除焊接時(shí)遇到的橋接問(wèn)題。銅工藝是半導(dǎo)體行業(yè)中公認(rèn)的技術(shù)，允許小于1μm的觸點(diǎn)間距。

這種異質(zhì)連接具有優(yōu)于倒裝芯片技術(shù)的優(yōu)點(diǎn)：超細(xì)間距和小觸點(diǎn)尺寸，有助于實(shí)現(xiàn)高I/O數(shù)；使用介電材料代替底部填充物，可以降低成本；與倒裝芯片技術(shù)中10μm-30μm厚度的焊球相比幾乎沒(méi)有厚度。

幾種鍵合技術(shù)的比較

3D SoIC工藝流程深探

單線集成電路小輪廓封裝（SoIC）是一種表面安裝器件封裝，已在IC生產(chǎn)中廣泛應(yīng)用。它采用直線引腳排布形式，芯片采用矩形形式，可增強(qiáng)IC器件厚度。其特點(diǎn)是小型而可靠，因此能夠滿(mǎn)足廣泛應(yīng)用要求，適用于高靈敏度、復(fù)雜性和速度較高的芯片設(shè)計(jì)。此外，SoIC還具有核心接觸部分采用金屬、IC溫控性能更好、壽命更長(zhǎng)，以及端口數(shù)量較少、互連比較簡(jiǎn)單等優(yōu)點(diǎn)。

3D SoIC的制作步驟

臺(tái)積電將其3D封裝技術(shù)稱(chēng)為系統(tǒng)集成芯片或SoIC。在產(chǎn)品發(fā)展方面，業(yè)界對(duì)將前端3D堆疊SoIC配置與2.5D后端RDL和組裝相結(jié)合的興趣越來(lái)越大。臺(tái)積電認(rèn)為，3D SoIC有望成為2nm時(shí)代后的關(guān)鍵。

通常，3D SoIC的第一層是具有通孔和襯底的晶圓，可以是有源或無(wú)源器件。晶圓上的芯片可以是I/O、計(jì)算、中介層、DTC中介層、IVR芯片或其他類(lèi)型芯片。晶圓正面形成的互連結(jié)構(gòu)包括多層介電材料以及介電層內(nèi)形成的金屬線和通孔。導(dǎo)電部件通常由銅或銅合金制成，使用鑲嵌工藝形成。介電層可以由低k材料制成，例如k值低于3.0的含碳低k介電材料、氫倍半硅氧烷（HSQ）或甲基倍半硅氧烷。多孔介電層可以通過(guò)沉積含有致孔劑的介電材料并使其固化來(lái)形成。

在由硅或III-V族化合物半導(dǎo)體材料等制成的襯底中，通孔被介電環(huán)境包圍，且由銅或鋁等導(dǎo)電材料制成，延伸到襯底內(nèi)的中間。為了露出通孔，需要進(jìn)行背面研磨，以去除一部分襯底。通過(guò)蝕刻，襯底可以稍微凹陷，以允許通孔從襯底后表面突出。之后，沉積介電層（介電層A），再進(jìn)行CMP工藝或機(jī)械研磨等平坦化工藝，以重新暴露通孔。

根據(jù)情況，介電層可以由氧化硅、氮化硅等形成。在重新暴露通孔后，沉積第二介電層（介電層B）。介電層B可以由氧化硅、氮化硅、氮氧化硅、碳氧化硅或硅酸鹽玻璃之類(lèi)的材料制成。與之前的介電層相比，為該層選擇不同的材料可以防止蝕刻穿過(guò)它。之后，使用光刻工藝在該層中形成通孔開(kāi)口。

封裝中的聚合物介電材料至關(guān)重要

隨著5G和AI等新興市場(chǎng)和應(yīng)用對(duì)設(shè)備性能的要求越來(lái)越高，聚合物介電材料在先進(jìn)封裝中的作用也在不斷增強(qiáng)，已成為高性能先進(jìn)封裝的重要防線。應(yīng)用于高速/高頻（HS/HF）應(yīng)用的許多設(shè)備的低損耗聚合物材料，必須能夠在較寬的頻率范圍內(nèi)提供較低的電損耗，并在較寬的熱、濕度范圍內(nèi)保持穩(wěn)定。

聚合物材料具有保護(hù)芯片免受損壞的關(guān)鍵作用，并為各種環(huán)境提供良好的性能。性能優(yōu)異的聚合物材料具有高斷裂韌性和良好的拉伸強(qiáng)度，可以在多層封裝過(guò)程中將應(yīng)力降至最低，保證封裝在跌落、熱循環(huán)和翹曲等惡劣條件下仍然有效。

楊氏模量對(duì)總應(yīng)變范圍有很大的影響，對(duì)于直徑＜5μm的可靠微孔設(shè)計(jì)，使用低模量聚合物材料至關(guān)重要，因?yàn)榈湍Ａ坑兄谧畲笙薅鹊販p少施加在銅上的應(yīng)力，從而提高整體可靠性。

聚合物的吸濕性同樣對(duì)系統(tǒng)的長(zhǎng)期可靠性至關(guān)重要，因?yàn)闈穸葧?huì)導(dǎo)致分層并影響機(jī)械和電氣性能。材料吸濕率應(yīng)盡可能低，最好＜0.2 wt.%。

選擇合適的聚合物材料取決于技術(shù)性能、功能要求和成本。以Amkor的聚酰亞胺為例，其Dk為3.0-3.6，L/S為2μm/2μm，4-6層RDL（需要4層RDL或HBM總線），每層6μm。

低損耗特性可以使高頻通信設(shè)備中的傳輸損耗最小化。選擇具有低Dk的RDL材料的主要原因是它們能夠在不損害信號(hào)完整性的情況下支持更高的數(shù)據(jù)速率。為了在管芯到管芯通信中實(shí)現(xiàn)高帶寬密度和低每比特能量（EPB），有必要在管芯和具有低Dk的材料之間使用較短的導(dǎo)線來(lái)減少導(dǎo)線電容。

預(yù)測(cè)：有機(jī)模塊將成為先進(jìn)半導(dǎo)體封裝模塊主流

采用有機(jī)介電材料的先進(jìn)半導(dǎo)體封裝模塊主要應(yīng)用于高性能計(jì)算（HPC）和消費(fèi)電子產(chǎn)品兩個(gè)領(lǐng)域，包括智能手機(jī)、智能手表、平板電腦、個(gè)人電腦、汽車(chē)等。

從封裝單元來(lái)看，消費(fèi)電子產(chǎn)品顯然占據(jù)了主導(dǎo)地位，主要是由于智能手機(jī)銷(xiāo)量巨大。不過(guò)，從長(zhǎng)遠(yuǎn)來(lái)看，當(dāng)考慮每個(gè)封裝模塊的面積時(shí)，預(yù)計(jì)高性能計(jì)算領(lǐng)域?qū)⑥D(zhuǎn)向使用有機(jī)模塊的方向。

這種轉(zhuǎn)變是由幾個(gè)因素驅(qū)動(dòng)的，首先，對(duì)增強(qiáng)計(jì)算能力日益增長(zhǎng)的需求需要降低組件成本，而有機(jī)材料已證明了其在保持成本效益的同時(shí)提供高帶寬的能力。其次，高性能計(jì)算組件（如數(shù)據(jù)加速器）的模塊面積要比消費(fèi)設(shè)備的模塊面積大得多，因此，封裝模塊領(lǐng)域的增長(zhǎng)趨勢(shì)在高性能計(jì)算領(lǐng)域更為顯著。

總之，為了實(shí)現(xiàn)先進(jìn)封裝，除了選擇合適的材料外，封裝制造過(guò)程中采用的工藝技術(shù)在實(shí)現(xiàn)更高數(shù)量I/O和提高每個(gè)I/O比特率方面將發(fā)揮至關(guān)重要的作用。先進(jìn)封裝工藝中涉及的步驟包括光刻、CMP（化學(xué)機(jī)械平面化）、蝕刻工藝以及3D Cu-Cu混合鍵合中的CMP和鍵合工藝，目的是不斷增加布線和提升布線密度。