【了不起的芯片】3D封裝：我很能裝，只是有點難裝

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這一期，我們聊一聊芯片封裝的那些事兒。

芯片需要封裝，就像行李需要打包一樣。因為我們都知道，集成電路是把各種電子元件集成在了一個小小的裸片上，如果不經過封裝，別說焊接使用了，就是空氣中的灰塵、水分以及射線，就足以對芯片電路造成損傷。

為了保護芯片，我們就得把芯片裹得嚴嚴實實的，光是裹上并不難，裹上之后還得能用，那就需要把金屬引腳(Lead)拉出來。但這引腳也不能隨便拉。本來芯片就不大，引腳間隔過近，難免互相影響。引腳如果太長，又容易導致延遲變高。另外芯片在使用過程中會發(fā)熱，如果這些熱量來不及散發(fā)，還可能影響到芯片的使用壽命。所以封裝很基本，但是不簡單。

因此，我們對封裝提出了幾個要求：

第一，體積要小；第二，引腳要短，而且不能打架；第三，散熱性要好！

本著對這三點的不懈追求，越來越多的封裝技術被開發(fā)了出來。

傳統(tǒng)芯片封裝

傳統(tǒng)封裝通常是指先將圓片切割成單個芯片，再進行封裝的工藝形式。主要包含SIP、DIP、SOP、SOT、TO、QFP、QFN、DFN、BGA等等不同形式。就像打包行李可以用雙肩包、編織袋、行李箱、紙箱子等等，光是傳統(tǒng)的具體封裝形式就多達幾十種。

但傳統(tǒng)封裝太過于“傳統(tǒng)”，它沒辦法允許多個芯片封裝在一起。這就決定了行李不能被打包成一個大件，只能被裝成多個小件。這本來不是什么大問題，而且傳統(tǒng)封裝也在不斷創(chuàng)新，出現(xiàn)了各種新型的封裝結構。但隨著電子產品及設備的高速化、小型化、系統(tǒng)化、低成本化要求的不斷提高，傳統(tǒng)封裝的局限性就顯露出來了。

我們知道著名的摩爾定律：集成電路上可以容納的晶體管數(shù)目在大約每經過18個月便會增加一倍。但隨著芯片工藝的不斷演進，半導體先進制程不斷向更小的納米級別邁進。事情開始變得沒那么簡單了。受制于其物理瓶頸，多次革新的技術也終于難以維持摩爾定律了。好在異構整合這一概念出現(xiàn)了！異構整合說白了，就是把不同的小芯片統(tǒng)統(tǒng)放進一個大封裝里。比如將處理器、存儲器等多種功能芯片集成在一個封裝內的系統(tǒng)級封裝（SiP, System in Package）。

系統(tǒng)級封裝

我們之所以能夠把不同行李都裝進同一個箱子，簡單來講，就是靠的三個字：疊！高！高！

那芯片到底能疊多“高”呢？這么說吧，在不到芝麻粒大小的1平方毫米內可以集成1億只以上的晶體管！而指甲蓋大小的芯片上能夠集成超過500億個晶體管，這可是目前地球上人類數(shù)量的6倍左右多！

（順帶一提，先進封裝這一概念是指處于當前最前沿的封裝形式和技術，也許等幾十年后，現(xiàn)在的先進封裝就會變成傳統(tǒng)封裝了。）

3D封裝和2.5D封裝就是特別能裝的兩種：如果比喻成蓋房子，3D封裝是直接一層一層往上蓋，蓋成高樓。2.5D封裝則是在同一個地基上蓋幾排房屋。

3D封裝在原理上相當簡單粗暴：蓋樓不就是管它是logic還是memory，往上疊就完事兒了！但在實際技術中的難度卻相當高。

“蓋高樓”并不簡單，實現(xiàn)3D封裝的一個關鍵技術叫做通孔工藝中的TSV技術。借助TSV技術，通過銅、鎢、多晶硅等“導線”的填充，可以穿過硅基板實現(xiàn)硅片內部垂直電互聯(lián)。硅基板就像是鋼筋搭出來的一層層樓面；前面這些“導線”就像是貫通整棟樓的水管、燃氣管、電路等等系統(tǒng)。將每層樓的供能系統(tǒng)串在一起，同時保障家家戶戶的用電用水等都隨時供給。

因此，這種技術能夠有效減小芯片間的互聯(lián)長度和信號延遲，實現(xiàn)芯片間的低損耗和高速通訊，從而大幅保證芯片性能。隨著高效能運算、人工智能等應用的興起以及TSV技術的逐漸成熟，越來越多的CPU、GPU和記憶體都開始采用3D封裝。

那2.5D封裝，是不是就是簡化版的3D封裝呢？還真可以這么講！

為了解決3D封裝中的散熱和成本問題，基于硅中介層的2.5D封裝設計出現(xiàn)了。2.5D封裝最大的區(qū)別是在同一基板上安裝所有芯片和無源器件，再通過基板進行電氣連接。

在2.5D封裝中，裸片或堆疊或并排放置在硅中介層(Interposer)的頂部，通過在同一硅中介層上布線和打孔，實現(xiàn)芯片之間的互聯(lián)。硅中介層是一種由硅和有機材料制成的硅基板，是多芯片模塊傳遞電信號的管道。借助其四通八達的通道，可以讓多個芯片自由組合在一起，就像是一個巨型地下交通網絡。在TSV技術的加持下，2.5D封裝也得以像3D封裝那樣實現(xiàn)高密度互聯(lián)。當然對2.5D封裝來說，省錢是關鍵。成本高、難度高的TSV技術并不是必須的。

2.5D封裝和3D封裝圖示

芯片封裝技術發(fā)展到現(xiàn)在，根據技術細節(jié)的差別，各大廠商都有自己的不同命名的封裝技術，而業(yè)界對于封裝的具體分類也并沒有一個統(tǒng)一的共識。3D封裝的TSV技術和2.5D封裝的硅中介層也只是這些封裝最顯著的特征而已。

出于成本和設計難度的考慮，2.5D集成更適合用于移動設備、筆記本電腦、可穿戴電子設備等應用。3D集成(3DIC)往往更適合用于高性能計算，如數(shù)據中心、網絡、服務器等。

3DIC這種多層堆疊，就像搭積木，任意一層出現(xiàn)松動都可能導致塌房；互連導通只要出現(xiàn)一環(huán)異常，電路即會表現(xiàn)失效。器件密度大大增加，功能復雜性增強；納米級半導體器件對熱量指數(shù)性敏感，發(fā)熱問題一定不可避免。這些都增加了3DIC設計里可靠性設計的挑戰(zhàn)難度。

然而各個單一的工具只能解決設計3DIC的部分復雜挑戰(zhàn)，這就形成了巨大的設計反饋回路。無法及時將這些反饋整合在一起，就難以得到每立方毫米PPA的最佳解決方案。所以說，3D封裝也不是光“封裝”就可以的！

在多裸晶(multi-die)環(huán)境中，設計工程師需要對完整系統(tǒng)進行分析和優(yōu)化，孤立地對單個裸晶進行功耗和熱量分析是不全面的。更有效的解決方案是采用統(tǒng)一的平臺，將整個系統(tǒng)的信號、功耗和熱量分析有機整合到單個緊密耦合的解決方案中。這正是新思科技3DIC Compiler的用武之地——通過一套完整的功耗和熱量分析能力實現(xiàn)早期分析。該解決方案可通過全面的自動化功能減少了迭代次數(shù)，同時提供功耗完整性、熱量和噪聲感知優(yōu)化。這有助于開發(fā)者更好地了解系統(tǒng)性能，并圍繞系統(tǒng)架構、在何處插入TSV以及最高效的裸晶堆疊方法進行探索。另外，它還有助于更有效地了解如何將各種設計要素組合在一起，甚至以某些方式將開發(fā)者與傳統(tǒng)的2D設計技術聯(lián)系起來。

盡管使用集成設計平臺設計3D架構時會出現(xiàn)新的細微差異，但以最低功耗實現(xiàn)最高性能的可能性（沒想到吧，還有這種好事?。┦?D架構成為極具吸引力的選擇。3DIC也勢必將在芯片行業(yè)得到更廣泛的應用。

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