可制造性案例│DDR內(nèi)存芯片的PCB設計

DDR是運行內(nèi)存芯片，其運行頻率主要有100MHz、133MHz、166MHz三種，由于DDR內(nèi)存具有雙倍速率傳輸數(shù)據(jù)的特性，因此在DDR內(nèi)存的標識上采用了工作頻率×2的方法。

DDR芯片的工作原理

DDR芯片內(nèi)存的工作原理可以分為兩部分，一部分是時序，一部分是數(shù)據(jù)傳輸。

控制DDR內(nèi)存的時序，是由內(nèi)存控制器控制的，它負責管理內(nèi)存的讀寫操作。內(nèi)存控制器會向DDR內(nèi)存發(fā)送時鐘信號，這個時鐘信號被稱為系統(tǒng)時鐘。

DDR內(nèi)存的數(shù)據(jù)傳輸，是通過前沿和下降沿來實現(xiàn)的。在每個時鐘周期的前沿和下降沿，DDR內(nèi)存會傳輸一個數(shù)據(jù)，這意味著DDR內(nèi)存的傳輸速度是普通SDRAM的兩倍。

DDR芯片的引腳介紹

DDR內(nèi)存條的引腳數(shù)，取決于內(nèi)存條的類型和規(guī)格。以下是一些常見的DDR內(nèi)存條類型和它們的引腳數(shù)：

DDR1內(nèi)存條，184引腳（92針對每側）

DDR2內(nèi)存條，240引腳（120針對每側）

DDR3內(nèi)存條，240引腳（120針對每側）

DDR4內(nèi)存條，288引腳（144針對每側）

DDR5內(nèi)存條，288引腳（144針對每側）

DDR芯片引腳功能如下圖所示：

DDR數(shù)據(jù)線的分組：

DQ0到DQ7差分，是DQS0_N和DQS0_P加上DQM0為底8位。

DQ8到DQ15差分，是DQS1_N和DQS1_P加上DQM1為高8位。

時鐘命令線，是CLK_N和CLK_P，其他的為地址線。

DDR走線的PCB設計

DDR信號分組，可分為數(shù)據(jù)信號、時鐘信號、地址/命令信號、控制信號等四個信號組。

一、時鐘組

1、DDR時鐘回路的走線需完整的地平面，給回路電流提供一個低阻抗的路徑。

2、DDR差分時鐘信號都必須在關鍵平面上走線，盡量避免層到層的轉換。

3、信號線的單線阻抗應控制在50～60Ω。

4、差分阻抗控制在100～120Ω。

5、時鐘信號到其他信號應保持在20mil以上，防止對其他信號的干擾。

6、蛇形走線的間距不應小于20mil。

二、數(shù)據(jù)組

1、數(shù)據(jù)組包括DQ、DQS、DM。

2、以低8位數(shù)據(jù)為例，該數(shù)據(jù)組包括：DQ[7..0]、DQS[0]、DM[0]數(shù)據(jù)組。

3、以地平面為參考，給信號回路提供完整的地平面。

4、特征阻抗控制在50～60Ω。

5、與其他非DDR信號間距至少隔離20mil。

三、地址、命令組

1、地址組包括ADD、BANK、RAS、CAS、WE。

2、布線要求需保持完整的地和電源平面。

3、特征阻抗控制在50～60Ω。

4、信號組與其他非DDR信號間距，至少保持在 20mil以上。

四、控制組

1、控制組包括CS、CKE。

2、布線要求需保持完整的地和電源平面。

3、為了防止串擾，本組內(nèi)信號不能和數(shù)據(jù)信號在同一個電阻排內(nèi)。

DDR信號等長約束，由于DDR工作頻率高，對信號等長有更嚴格的要求，實際的PCB設計中，對所有信號都進行等長控制是不太現(xiàn)實的，也沒有這個必要，DDR的等長約束只需要四個參數(shù)：

1、差分時鐘之間(CLK_P與CLK_N)等長不大于 5mil。

2、地址、控制組中每個信號都以時鐘(CLK_N)為基準，等長差范圍設置為±150mil。

3、數(shù)據(jù)組內(nèi)以DQ[0]為基準，等長控制在25mil以內(nèi)。

4、各數(shù)據(jù)組之間，以時鐘線為基準，等長差范圍設置為0-500mil。

DDR芯片的PCB可制造性設計

1、阻抗

在制造過程中阻抗線的公差是+/-10%，普通走線一般是+/-20%，阻抗線要求更加精確，因此阻抗線設計最好大于普通線最小的制成能力。

2、線寬線距

線寬線距設計的越小，生產(chǎn)難度越大，成本越高，因此在生產(chǎn)前使用可制造性軟件檢測線寬線距，評估生產(chǎn)能力及制造成本。

3、焊盤大小

焊盤的大小關乎SMT組裝焊接的可靠性，BGA焊盤直徑需大于焊球直徑的20%~25%，才能有可靠的附著力，因此做板前使用裝配分析軟件，匹配實物的元件庫評估DDR芯片的可焊性。

這里推薦一款一款可制造性檢查的工藝軟件：華秋DFM，對于DDR芯片安裝的PCB設計，可以檢查其線寬、線距是否符合生產(chǎn)的工藝能力，以及焊盤大小是否滿足組裝要求，同時也可以模擬計算DDR的阻抗，提前判斷要設計的線寬線距、疊層規(guī)劃等。

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