如何實(shí)現(xiàn)多DIE的QFN建模仿真

前言

隨著移動(dòng)通信技術(shù)的發(fā)展，系統(tǒng)越趨復(fù)雜，同時(shí)產(chǎn)品集成度要求也越來越高，系統(tǒng)級(jí)封裝（SiP）成為了最具潛力的候選方案之一，其將不同制程工藝節(jié)點(diǎn)的裸芯片Die集成在一個(gè)封裝里，在滿足器件高性能需求的同時(shí)，也減少了芯片設(shè)計(jì)公司的研發(fā)成本和時(shí)間。

SiP有多種封裝形式，如引線鍵合、倒裝芯片、芯片堆疊、晶圓級(jí)封裝等。其中，QFN封裝由于其底部中央的一大塊裸露焊盤被焊接到PCB的散熱焊盤上，使得芯片具有極佳的電熱性能，使其能廣泛應(yīng)用在射頻領(lǐng)域上。

一般芯片廠家主要從事片上設(shè)計(jì)，對(duì)于封裝部分交由封裝廠去進(jìn)行設(shè)計(jì)，芯片設(shè)計(jì)公司為了保證射頻鏈路的阻抗連續(xù)性，需要對(duì)封裝鍵合線進(jìn)行仿真，從而與片上版圖結(jié)合完成整鏈路的性能評(píng)估。

封裝廠一般只會(huì)給芯片設(shè)計(jì)公司提供DXF格式的設(shè)計(jì)文件，DXF是2D文檔，若根據(jù)封裝廠提供的三維參數(shù)進(jìn)行手動(dòng)建模，會(huì)相當(dāng)繁瑣。為此，芯和半導(dǎo)體的Hermes平臺(tái)提供了Lead Frame流程解決方案，可實(shí)現(xiàn)QFN/QFP的DXF文件轉(zhuǎn)3D模型的快速建模，最后結(jié)合Hermes 高精度FEM三維全波電磁場(chǎng)求解算法可快速得到求解結(jié)果，指導(dǎo)設(shè)計(jì)優(yōu)化。

Hermes的Lead Frame建模仿真流程

1.導(dǎo)入DXF設(shè)計(jì)文件

運(yùn)行Hermes后，在左上角菜單欄中選擇Home的layered流程，再選擇Lead Frame流程。在彈出窗口中，選擇導(dǎo)入所需的DXF文件。

圖 1

Lead Frame中導(dǎo)入DXF文件

DXF文件導(dǎo)入后，如下圖所示。

紅色框：上方為DXF文件對(duì)應(yīng)不同圖層，用戶可選擇打開不同的圖層顯示，下方為上方對(duì)應(yīng)圖層的實(shí)時(shí)2D圖顯示結(jié)果。

藍(lán)色框：上方的cross section name為cross section（橙色箭頭）中配置不同圖層的選擇層，每確定選擇一個(gè)層后，下方會(huì)依據(jù)DXF中對(duì)應(yīng)的圖形進(jìn)行3D建模，用戶可實(shí)時(shí)查看模型的建模情況。

圖2

Lead Frame窗口說明

2. Cross Section的配置及說明

Mold：芯片的整體塑封外殼，此處設(shè)置高度為0.8mm。

Lead Frame：Lead層的厚度，這里設(shè)置為0.15mm。

Die：芯片中Die的幾何信息，XY坐標(biāo)可無需手動(dòng)輸入，軟件可自動(dòng)捕捉，用戶可根據(jù)實(shí)際需求，按add鍵進(jìn)行Die的添加，只需要輸入每個(gè)Die的裝配高度即可。此案例中，一共有3個(gè)Die，Die1和Die2平行靠近lead放置，距離lead的高度為0.15mm，而Die3放置在Die1上，Die3的配置如下橙色框所示，參考Die1的裝配高度為0.1mm。

Wire bond：鍵合線層，用戶可在profile中定義鍵合線的JEDC4/5標(biāo)準(zhǔn)的相關(guān)幾何信息、線材，線寬等。Start和End分別為鍵合線打線時(shí)的起始和終止位置。此案例中，由于DXF中的wire bond圖層共有7個(gè)，所以需要設(shè)置7種wire bond組合，起始位置分別是Die1->Lead Pad、Die2->Lead Pad、Die1->E Pad、Die2->E Pad、Die3-> E Pad、Die2-> Die1、Die3-> Die1。

NetName：網(wǎng)絡(luò)名層，封裝廠會(huì)提供每個(gè)die上對(duì)應(yīng)pad的坐標(biāo)及對(duì)應(yīng)網(wǎng)絡(luò)名的excel文件，用戶導(dǎo)入后，軟件可自動(dòng)為對(duì)應(yīng)的整個(gè)網(wǎng)絡(luò)賦予Excel中對(duì)應(yīng)的網(wǎng)絡(luò)名。如果沒有Excel表格，此處可不填任何信息。

圖 3

Cross section配置設(shè)置

圖4

wire bond 的profile配置窗口

3. DXF模型的編輯及其Cross section映射配置

為了方便用戶使用，Hermes Lead frame流程提供了一定的編輯功能，能對(duì)導(dǎo)入的DXF進(jìn)行有限的編輯。由于提供的DXF的Lead層超出了Mold層，需要對(duì)多出來的部分進(jìn)行切割。首先把DXF的Mold層（PKG LINE）定義出來(紅色框)，然后使用右鍵對(duì)DXF的Lead層（0_0）進(jìn)行切割——Cut with Mold。

圖 5

Lead層編輯

完成切割后，Lead層與Mold平齊，并定義DXF的0_0層為L(zhǎng)ead層。

圖表 6

Lead層切割后

接著在cross section name中，為DXF對(duì)應(yīng)圖層配置Die及Die Pad（下圖紅色框）。

圖 7

Die信息配置

最后完成鍵合線配置（下圖紅色框），此時(shí)，可在3D窗口中完整的查看整個(gè)QFN模型模型了。點(diǎn)擊OK，模型即可回導(dǎo)到Hermes平臺(tái)的工作界面上。

圖8

wire bond信息配置

4.疊層屬性配置

模型導(dǎo)入到Hermes工作區(qū)后，雙擊Stackup，即可進(jìn)行疊層及材料屬性等配置。

圖表 9

疊層設(shè)置

5.鍵合線的修改

如下圖紅色框所示，由于這部分的wire bond在DXF中都是同一個(gè)圖層，所以出線高度難免是一致的，造成短路問題。所以需要對(duì)Die內(nèi)側(cè)的wire bond走線的起始高度進(jìn)行抬高——新建一個(gè)wire bond模型，對(duì)高度及材質(zhì)類型進(jìn)行設(shè)置。

圖表 10

新建wire bond模型

選中需要加高的wire bond模型，右鍵編輯屬性，將其定義為上述新建的wire bond模型，至此，完成了wire bond的修改。

圖表11

對(duì)異常的wire bond進(jìn)行重新定義修改

6.模型裁切

對(duì)QFN模型所需的仿真的部分進(jìn)行切割。

圖表 12

矩形切割

圖表 13

切割后的模型

7.Port添加

選中要仿真的網(wǎng)絡(luò)，右鍵對(duì)Die部分網(wǎng)絡(luò)進(jìn)行環(huán)形端口的添加。

圖表 14

Die上環(huán)形端口添加

對(duì)于Lead層上pad的端口添加，可以選中pad與E pad的邊沿，然后右鍵添加水平lumped port。

圖表 15

Lead pad上lumped port添加

8.仿真配置

在Analysis選項(xiàng)中右鍵添加一個(gè)FEM3D_Analysis配置，通過solver option配置求解頻率、收斂條件、MPI以及求解Core數(shù)量等，完成后右鍵點(diǎn)擊Analysis開始仿真。

圖表 16

仿真配置

9.仿真結(jié)果查看

仿真求解完畢后，可方便地使用芯和半導(dǎo)體的SnpExpert工具進(jìn)行S參數(shù)的批量查看及對(duì)比，下圖紅色曲線為Hermes求解結(jié)果，綠色曲線為業(yè)界知名的某FEM求解軟件結(jié)果。從左到右依次為回波損耗、插損及隔離度，其中插損相差不超過0.08dB。

--Hermes

--REF

圖表 17

仿真結(jié)果對(duì)比

（點(diǎn)擊各圖可查看原圖）

總結(jié)

本文介紹了采用芯和半導(dǎo)體的Hermes平臺(tái)實(shí)現(xiàn)了多DIE下的QFN模型創(chuàng)建。Hermes內(nèi)置了便捷易用的Lead Frame流程，實(shí)現(xiàn)了DXF 二維版圖到3D QFN模型的轉(zhuǎn)換，最后通過靈活的切割、端口創(chuàng)建功能快速完成模型的建模和仿真，可滿足芯片、封裝用戶對(duì)DXF設(shè)計(jì)文件進(jìn)行快速建模仿真的應(yīng)用場(chǎng)景需求。

關(guān)于芯和半導(dǎo)體EDA

芯和半導(dǎo)體提供“半導(dǎo)體全產(chǎn)業(yè)鏈仿真EDA解決方案”，是新一代智能電子產(chǎn)品中設(shè)計(jì)高頻/高速電子組件的重要工具，擁有領(lǐng)先的2.5D/3D Chiplet先進(jìn)封裝設(shè)計(jì)分析全流程的EDA平臺(tái)。產(chǎn)品涵蓋三大領(lǐng)域：：

芯片設(shè)計(jì)：匹配主流晶圓廠工藝節(jié)點(diǎn)，支持定制化PDK構(gòu)建需求，內(nèi)嵌豐富的片上器件模型，幫助用戶快速精準(zhǔn)地實(shí)現(xiàn)建模與寄生參數(shù)提取。

封裝設(shè)計(jì)：集成多類封裝庫(kù)，提供通孔、走線和疊層的全棧電磁場(chǎng)仿真工具，為2.5D/3DIC先進(jìn)封裝打造領(lǐng)先的統(tǒng)一仿真平臺(tái)，提高產(chǎn)品開發(fā)和優(yōu)化效率。

系統(tǒng)設(shè)計(jì)：基于完全自主產(chǎn)權(quán)的EDA仿真平臺(tái)，打通整機(jī)系統(tǒng)建模-設(shè)計(jì)-仿真-驗(yàn)證-測(cè)試的全流程，助力用戶一站式解決高速高頻系統(tǒng)中的信號(hào)完整性、電源完整性、熱和應(yīng)力等設(shè)計(jì)問題。

關(guān)于芯和半導(dǎo)體

芯和半導(dǎo)體是一家從事電子設(shè)計(jì)自動(dòng)化（EDA）軟件工具研發(fā)的高新技術(shù)企業(yè)，以仿真驅(qū)動(dòng)設(shè)計(jì)，提供覆蓋IC、封裝到系統(tǒng)的具備完全自主知識(shí)產(chǎn)權(quán)的全產(chǎn)業(yè)鏈 EDA 解決方案，支持先進(jìn)工藝與先進(jìn)封裝，致力于賦能和加速新一代高速高頻智能電子產(chǎn)品的設(shè)計(jì)，已在5G、智能手機(jī)、物聯(lián)網(wǎng)、人工智能和數(shù)據(jù)中心等領(lǐng)域得到廣泛應(yīng)用。

芯和半導(dǎo)體自主創(chuàng)新的下一代集成無源器件IPD平臺(tái)，以高集成、高性能、小型化為特色，為移動(dòng)終端、IoT、HPC、汽車電子等客戶提供系列集成無源芯片，累計(jì)出貨量超20億顆，并被 Yole 評(píng)選為全球IPD 濾波器的主要供應(yīng)商之一。

芯和半導(dǎo)體創(chuàng)建于2010年，運(yùn)營(yíng)及研發(fā)總部位于上海張江，在蘇州、武漢、西安設(shè)有研發(fā)分中心，在美國(guó)硅谷、北京、深圳、成都、西安設(shè)有銷售和技術(shù)支持部門。

審核編輯：湯梓紅