1.0 概述

本文所用測(cè)例RFIC是一款自研射頻收發(fā)器芯片，工作于全球通用的ISM 2.400～2.525GHz頻段，126通道，集成了頻率綜合器，功率放大器，調(diào)制和解調(diào)模塊，還支持完整的數(shù)字鏈路層協(xié)議引擎，是真正單芯片的無線數(shù)據(jù)收發(fā)器。信道速率最高1Mbps，支持HOSTCPU下載更新內(nèi)部微碼，實(shí)現(xiàn)鏈路層的靈活控制；最大工作電流20mA；發(fā)射功率控制范圍達(dá)33dBm，控制步長(zhǎng)2dBm。芯片采用0.18μm RF CMOS 工藝，其中數(shù)字邏輯約2.5萬(wàn)門。

為了獲取準(zhǔn)確的功耗數(shù)據(jù)，采用了HSIM-VCS進(jìn)行多模塊數(shù)?；旌?a target="_blank">仿真。由于芯片劃分為模擬設(shè)計(jì)AFE和數(shù)字設(shè)計(jì)DLP兩大模塊，它們之間依靠大量的狀態(tài)控制信號(hào)和數(shù)據(jù)信號(hào)互聯(lián)，首先采用了HSIM-VCS進(jìn)行全芯片數(shù)模混合功能仿真。為了獲得更快的Turn Around Time （TAT）, 后引入XA-VCS進(jìn)行全芯片功能仿真加速。

2.0 數(shù)?；旌戏抡?/h1>

數(shù)?；旌戏抡娴尿?yàn)證對(duì)象是數(shù)模混合集成電路。數(shù)?；旌霞呻娐返脑O(shè)計(jì)流程是比較復(fù)雜的。如圖1所示，該RFIC芯片不僅包括了單獨(dú)的數(shù)字和模擬設(shè)計(jì)流程（分別用于實(shí)現(xiàn)數(shù)字和模擬的功能模塊），在將數(shù)模電路混合時(shí)，也有其獨(dú)立的設(shè)計(jì)流程去驗(yàn)證數(shù)模接口信號(hào)的正確性、數(shù)模混合后能否繼續(xù)正常工作，以及進(jìn)行數(shù)模混合電路的物理設(shè)計(jì)等。

數(shù)?；旌想娐肥菍?duì)數(shù)字電路部分和模擬電路部分分別進(jìn)行不同抽象層次的仿真、集成之后進(jìn)行數(shù)?；旌戏抡?。為了盡早發(fā)現(xiàn)設(shè)計(jì)Bug，有功能交互的模擬模塊和數(shù)字模塊在分別獨(dú)立驗(yàn)證完畢之后，進(jìn)行模塊級(jí)整合，分別提取Hspice網(wǎng)表和RTL代碼，進(jìn)行混數(shù)模合仿真。

電路仿真的速度和精度是經(jīng)典的trade-off，同時(shí)取決于仿真環(huán)境中使用的仿真器(軟件)和工作站環(huán)境(硬件)。為了加速仿真，本項(xiàng)目采用了“超級(jí)”Linux工作站:64G內(nèi)存，584G硬盤，16核2.40GHz/6MB CPU。關(guān)于仿真器，將在后續(xù)兩章做較為詳細(xì)的介紹。

3.0 功耗仿真

數(shù)字邏輯電路的功耗分析手段較多。其中Synopsys公司的工具PrimeTime PX，可以通過已有的Liberty格式功耗模型，計(jì)算一段時(shí)間內(nèi)電路翻轉(zhuǎn)發(fā)生的總能量，進(jìn)一步得出該時(shí)間段內(nèi)的平均功耗，但該方法對(duì)于分析電流瞬態(tài)變化以及上電過程中的動(dòng)態(tài)電流變化有很大的限制。雖然利用HSPICE等高精度Spice仿真器進(jìn)行仿真可以得到最精確的結(jié)果，但對(duì)于數(shù)字邏輯這種“巨大”規(guī)模(百萬(wàn)門級(jí))的電路來說，幾乎根本無法進(jìn)行。

Synopsys公司的HSIM工具，是一款廣泛采用的Fast Spice仿真工具，利用該工具可以對(duì)大規(guī)模的電路做Spice級(jí)電路仿真，在精度和速度接受的情況下取得比較接近于實(shí)際的動(dòng)態(tài)電流曲線，同時(shí)可以仿真出芯片在上電(Power Up)過程中，電源上電順序?qū)?shù)字電路功能以及電流的影響。通過VPI或DKI接口將HSIM和VCS連接起來，更可以直接使用在數(shù)字驗(yàn)證中所使用的激勵(lì)(TestBench)形成對(duì)HSIM Spice仿真的輸入激勵(lì)，實(shí)現(xiàn)數(shù)字激勵(lì)和SPICE級(jí)設(shè)計(jì)的動(dòng)態(tài)數(shù)?；旌戏抡?。我們采用了VPI的HSIM-VCS數(shù)模混合驗(yàn)證方法。

圖1項(xiàng)目設(shè)計(jì)流程圖

3.1 目標(biāo)

對(duì)于該RFIC芯片，使用HSIM-VCS進(jìn)行數(shù)?；旌戏抡?，主要是有以下分析目標(biāo)：

?在上電過程中（從外部電源上電到數(shù)字電路上電復(fù)位信號(hào)釋放的過程）電流峰值是否滿足設(shè)計(jì)要求（小于10mA）

?當(dāng)數(shù)字電路的上電復(fù)位信號(hào)釋放時(shí)，系統(tǒng)工作電壓是否能保證數(shù)字邏輯處于正常工作狀態(tài)

?數(shù)字電路工作時(shí)，工作電壓是否能夠保證其正常的工作

3.2 環(huán)境

3.2.1 EDA工具以及工作站環(huán)境

Spice仿真器: HSIM 2008.03 64bit

Verilog仿真器: VCS 2006.06-SP2 64bit

服務(wù)器型號(hào): IBM3850M2Server

系統(tǒng)平臺(tái): Linux RHEL v4 64bit

需要注意的是，利用VPI作為接口進(jìn)行HSIM-VCS的仿真，HSIM和VCS的版本必須一一對(duì)應(yīng)。

3.2.2 Spice級(jí)數(shù)字電路網(wǎng)表的準(zhǔn)備

數(shù)字電路網(wǎng)表來自于自動(dòng)布局布線工具輸出的Verilog格式網(wǎng)表，但該網(wǎng)表是不能夠直接用于Spice級(jí)仿真的，因此需要將網(wǎng)表轉(zhuǎn)換成可以用Spice仿真工具進(jìn)行仿真的格式。

Verilog轉(zhuǎn)換成CDL

一般說來，需要將Verilog格式的網(wǎng)表轉(zhuǎn)換成Spice仿真工具可以識(shí)別的CDL網(wǎng)表，HSIM自帶的v2s工具，可以用來完成這個(gè)工作。下面描述的是一個(gè)將Verilog格式網(wǎng)表abc.cdl轉(zhuǎn)換成abc.cdl的腳本，直接運(yùn)行就可以完成轉(zhuǎn)換：

上面的腳本里，“-bn0”表示如果是Bus信號(hào)，則使用方括號(hào)[]來描述分離的信號(hào)名，如A[0]、A[1]等?！?const 00”表示電路中常數(shù)0表示0V，同理“-const11.8”表示常數(shù)1為1.8V。“-global_const0”以及“-global_const1”指定了全局變量中電源和地的網(wǎng)絡(luò)名，這會(huì)使產(chǎn)生的CDL網(wǎng)表中加上“.global vdd vss”命令。“-o”指定輸出的CDL文件。

“-s”指定了電路中某些IP的spice級(jí)網(wǎng)表文件，轉(zhuǎn)換工具會(huì)根據(jù)IP網(wǎng)表中端口的順序進(jìn)行轉(zhuǎn)換。但需要注意，Bus信號(hào)順序則不會(huì)根據(jù)網(wǎng)表內(nèi)的順序進(jìn)行轉(zhuǎn)換，而是根據(jù)Verilog格式中定義的順序進(jìn)行轉(zhuǎn)換。如下所示，某個(gè)IP在Verilog格式網(wǎng)表中的例化方式中，busd是由高到低的：

那么產(chǎn)生的CDL網(wǎng)表中，例化的順序就是由高到低。

XInstanceName netc neta netb bus[2] bus[1] bus[0] ReferenceName

而這與IP的Spice級(jí)網(wǎng)表定義的順序不一定一致。這種情況往往發(fā)生在RAM、ROM等Bus信號(hào)較多的模塊上，因此在轉(zhuǎn)換完成后，建議對(duì)于IP的接口進(jìn)行進(jìn)一步的檢查以及修正，特別是存儲(chǔ)單元的接口。

一般說來，標(biāo)準(zhǔn)單元庫(kù)的電路模型，電源是不會(huì)連接出來的，但名稱都保持一致，如VDD、VSS等，只需要在Spice仿真時(shí)，設(shè)置成全局變量，就可以將他們連接在一起了。

3.2.3 添加綁定模型

集成電路的電源通常會(huì)綁定出來，由外部供電，而綁定時(shí)就會(huì)在電源連接線上產(chǎn)生寄生電感、電阻以及電容，如圖2所示：

圖 2綁定模型

圖2中PadInside指芯片內(nèi)的連接信號(hào)，PadOutSide指通過綁定到芯片外面后的接觸點(diǎn)。由于這些寄生電感、電容、電阻，會(huì)使電源信號(hào)發(fā)生一定的抖動(dòng)，在電源信號(hào)以及地上添加模型進(jìn)行仿真，可以更加真實(shí)的反映電路的運(yùn)行狀態(tài)。

3.2.4 Spice網(wǎng)表總體框圖

圖3所示為Spice網(wǎng)表總體的框圖：

圖 3 Spice網(wǎng)表總體框圖

如圖所示，VDD是外部供電電源，工作范圍在2.7V~3.6V，Voltage_Regulator（VR）用于產(chǎn)生提供給數(shù)字電路供電的電源，電壓在1.8V左右。

CguAfeREF_ENB信號(hào)由數(shù)字邏輯送給VR，對(duì)其進(jìn)行控制，如果該信號(hào)為數(shù)字高電平DVDD，則VR處于正常工作模式下，可以提供足夠的電量給整個(gè)數(shù)字電路。當(dāng)該信號(hào)為VSS時(shí)，VR工作在低功耗模式，只能提供較小的電量給數(shù)字電路。這里DCP是Digital Control Part的簡(jiǎn)稱，也是整個(gè)數(shù)字邏輯電路所在，文中主要以Dlp作為其top名。powerstart信號(hào)是VR輸出給Dlp的上電復(fù)位信號(hào)，為低電平時(shí)，數(shù)字邏輯電路處于復(fù)位狀態(tài)，為高電平時(shí)，數(shù)字邏輯電路復(fù)位狀態(tài)釋放。

SPI BUS和CE信號(hào)是由Verilog格式描述的激勵(lì)。

3.2.5 數(shù)模接口描述

Spice仿真的激勵(lì)都是從Verilog激勵(lì)輸入進(jìn)來的，數(shù)模接口如圖4所示：

圖 4 數(shù)模接口信號(hào)示意圖

數(shù)模接口的信號(hào)電平等信息可以在一個(gè)配置文件cosim.cfg中描述：

這里PadMiso是SPI接口的信號(hào)線之一，由模擬電路top.cdl輸出給Verilog格式仿真測(cè)例SimTop.v做邏輯判斷，當(dāng)電壓超過2.6V后，仿真測(cè)例認(rèn)為是邏輯1，當(dāng)電壓低于0.5V時(shí)，仿真測(cè)例認(rèn)為是邏輯0。這樣的信號(hào)稱為a2d（analog to digital）信號(hào)。

PadSpiClk, PadCsn, PadCE以及PadMosi是SimTop.v輸出給top.cdl的數(shù)字轉(zhuǎn)模擬的信號(hào)，稱為d2a（digital to analog）信號(hào)。當(dāng)輸出為邏輯1時(shí)，top.cdl接收到3.3V，而輸出為邏輯0時(shí)，top.cdl接收到0V。

因此只需要編寫一個(gè)配置文件，就可以將數(shù)模接口信號(hào)連接起來，使HSIM和VCS進(jìn)行數(shù)模聯(lián)合仿真了。

3.2.6 仿真環(huán)境的配置

啟動(dòng)HSIM-VCS的仿真非常容易，只需要編寫一個(gè)執(zhí)行文件腳本（如run_vcs）就可以直接運(yùn)行了，整個(gè)運(yùn)行的文件調(diào)用流程如圖5所示：

圖5 HSIM-VCS仿真腳本調(diào)用示意圖

在“run_vcs”中調(diào)用了2個(gè)文件，“cosim.cfg”以及“FileList.v”?！癋ileList.v”是一個(gè)將所有verilog格式文件包含進(jìn)來的文件，其中包括了仿真激勵(lì)文件“SimTop.v”，以及只包含輸入輸出信息的頂層黑盒子申明文件“top.v”。“top.v”主要是提供VPI一個(gè)接口信息?！癱osim.cfg”是HSIM-VCS數(shù)模混合仿真的配置文件?！皊et_args”申明了Spice仿真環(huán)境的頂層文件，叫做“test.spi”?！癮nalog_cell”指定了Spice仿真的頂層模塊名，即top，VPI會(huì)在top的Verilog黑盒子文件“top.v”中找到所有a2d和d2a的信號(hào)，并根據(jù)“cosim.cfg”中的設(shè)置進(jìn)行數(shù)模信號(hào)連接?！癱osim.cfg”包含的“test.spi”是Spice仿真環(huán)境的頂層，在該文件里會(huì)做HSIM相關(guān)的配置信息。

首先，HSPICE網(wǎng)表第一行是用來寫注釋的，工具不讀取：

|* test.spi

HSIM的變量定義，可以是全局變量（.param），也可以是針對(duì)某個(gè)Sub-circuit的局部變量（.hsimparam subckt=xxx），如：

HSIM的 “.force”命令可以強(qiáng)制在某個(gè)時(shí)刻，將某個(gè)net強(qiáng)制設(shè)置成某一個(gè)固定的電平。

如有需要，可以為電路中所有的節(jié)點(diǎn)賦初值（DC Initial）。仿真到某個(gè)時(shí)刻，可以將該時(shí)刻所有節(jié)點(diǎn)的電壓（Operating Point）記錄下來，如：

.op 100u

上述命令會(huì)在100us的時(shí)候記錄下所有節(jié)點(diǎn)的電壓，并以“.ic v(…)=”的格式記錄下來，輸出文件名為hsim_.ic，如果下次仿真希望從這個(gè)時(shí)刻開始，則可以用“.inc hsim_.ic”命令使所有節(jié)點(diǎn)的值按照上次輸出的電壓值進(jìn)行初始化，然后仿真。

3.3 仿真結(jié)果

根據(jù)3.1的仿真目標(biāo)，進(jìn)行了3個(gè)不同的仿真激勵(lì)。

第一個(gè)是100ns外部電源上電，這樣的上電過程速度很快，而VR為了達(dá)到預(yù)期的輸出，會(huì)對(duì)負(fù)載進(jìn)行充電，設(shè)計(jì)時(shí)對(duì)充電電流進(jìn)行了限流，不希望超過10mA。這里需要注意的是，Spice仿真需要一個(gè)初始值，而電路的初始值不同，其表現(xiàn)也可能不同，因此在該仿真過程中，將初始節(jié)點(diǎn)電壓都設(shè)為0V，所有電容初始狀態(tài)都沒有電荷，充電過程應(yīng)該是一個(gè)最惡劣的情況，如果在該情況下都沒有超過10mA的電流，則認(rèn)為VR設(shè)計(jì)正確。

第二個(gè)是5ms慢速上電，VR輸入電壓不高，但卻要給負(fù)載充電，則電流很小，如果100ns時(shí)都滿足要求，則此處可以不用考慮電流問題，但由于充電電流相當(dāng)緩慢，因此該仿真的目的在于powerreset釋放時(shí)數(shù)字電路能夠正常工作。

第三個(gè)是正常功能仿真，VR能夠滿足數(shù)字邏輯的工作需求。

3.3.1 100ns電源上電

100ns電源上電仿真波形如圖6所示：

圖 6 100ns電源上電仿真結(jié)果

圖中I(rvdd1)是外部電源給VDD電源網(wǎng)絡(luò)供電的電流，也就是整個(gè)芯片的電流需求。I(cdvddload)是數(shù)字系統(tǒng)電源外部33nf濾波電容上的電流。I(sunyq)是給數(shù)字電源系統(tǒng)DVDD供電的電流。從圖中可以看出，powerreset釋放時(shí)，DVDD已經(jīng)達(dá)到1.75V，數(shù)字電路可以正常復(fù)位。同時(shí)VDD上電速度很快，但整個(gè)芯片的電流需求不大，I(rvdd1)在上電過程中比較平緩，只有在剛上電時(shí)有一點(diǎn)波動(dòng)，因此放大一些來看：

圖 7 100ns上電初期波形圖

從圖中可以看出， I(rvdd1)在上電初期有一個(gè)對(duì)電流需求很大的時(shí)間，是為了對(duì)33nf電容充電而產(chǎn)生的，但最大不超過6mA。VR滿足了我們的需求。

3.3.2 5ms電源上電

下圖所示是5ms電源上電的波形圖：

圖8 5ms電源上電波形圖

由上圖可知，I(rvdd1)在上電過程中非常平緩，沒有超過10mA，但powerreset釋放時(shí)，數(shù)字電路的供電只有1.25V左右。由于電路設(shè)計(jì)的特殊性，電路復(fù)位釋放后并不會(huì)立刻工作，而是要等很久（超過百ms級(jí)）才會(huì)開始工作，而從圖上看出DVDD電壓仍然在上升，且1.25V，已經(jīng)可以保證電路正確復(fù)位。因此這里認(rèn)為，VR設(shè)計(jì)滿足要求。

3.3.3 正常功能仿真

圖9所示是正常功能仿真的波形圖：

圖9正常功能仿真波形圖

從整個(gè)仿真過程看，VDD在2us時(shí)間上電，DVDD也在50us左右達(dá)到較高電壓（約1.6V）。powerstart在約55us時(shí)釋放，SPI在約110us時(shí)置起spicgupwrup使Dlp從PowerDown模式進(jìn)入了StandBy模式，然后在StandBy模式下，SPI置起bootload信號(hào)，進(jìn)入DataLoad模式并下載程序，接著退回StandBy模式。拉高CE后，系統(tǒng)進(jìn)入發(fā)送模式，發(fā)送數(shù)據(jù)，發(fā)送進(jìn)行過程中，CPU寫apreg啟動(dòng)低功耗的AP模式，經(jīng)過約100us后，SPI強(qiáng)制退出AP模式回到發(fā)送模式。

整個(gè)過程看來都比較正常，電流I(rvdd1)在發(fā)送模式時(shí)最大，有2mA左右（圖中沒有）。

可以看出整個(gè)設(shè)計(jì)滿足功能需求。

3.3.4 測(cè)試結(jié)果

樣片測(cè)試時(shí)，負(fù)載電容為100nF，是仿真時(shí)（33nF）的3倍，上電時(shí)間選擇了9.7us，獲得最大電流尖峰為8.24mA，上電充電時(shí)間約10us，DVDD達(dá)到約1.0V，如下圖所示：

圖10 樣片測(cè)試上電波形圖

用實(shí)測(cè)結(jié)果與100ns上電仿真的結(jié)果對(duì)比可以看出，DVDD上升時(shí)間從0V到1V都用了約10us，這也是對(duì)電容充電的過程。同時(shí)測(cè)試過程中的電流比100ns上電仿真的電流略大，原因是負(fù)載電容較大，需要用更大的電流進(jìn)行充電。

需要注意的是對(duì)負(fù)載電容充電的電流來自于VR的1.8V DVDD輸出，因此當(dāng)電源（3.3V）上電速度較快的情況下，負(fù)載電容充電與上電時(shí)間沒有特別大的關(guān)系。（由100ns上電仿真結(jié)果和測(cè)試結(jié)果看出，充電過程主要是在DVDD上升時(shí)開始的）

因此通過上電測(cè)試結(jié)果可以看出，VR的設(shè)計(jì)滿足設(shè)計(jì)需求，上電過程中沒有出現(xiàn)過大的電流，同時(shí)上電的特性曲線與HSIM-VCS仿真結(jié)果相近。

另外通過芯片的應(yīng)用開發(fā)，也證明數(shù)字部分的設(shè)計(jì)滿足需求，芯片可以正確工作。

3.4 仿真時(shí)間

整個(gè)電路有約23萬(wàn)個(gè)器件和10萬(wàn)個(gè)節(jié)點(diǎn)。下表所示是各測(cè)例平臺(tái)運(yùn)行時(shí)間以及仿真時(shí)間：

可以看出仿真時(shí)間在3天以內(nèi)，且精度基本滿足要求，可對(duì)分析全芯片的功耗和電流曲線提供有效幫助。

4.0 全芯片數(shù)?；旌瞎δ芊抡?/h1>

4.1 目標(biāo)

需要進(jìn)行全芯片數(shù)?；旌瞎δ芊抡娴墓δ茳c(diǎn)有：

?接收解調(diào)頻偏調(diào)整機(jī)制

?數(shù)據(jù)發(fā)送通路功能

?RFIC數(shù)據(jù)通路收發(fā)通信

?全芯片的寄存器功能掃描

?RFIC全芯片的收發(fā)通信

限于篇幅，筆者將重點(diǎn)介紹對(duì)接收解調(diào)頻偏調(diào)整機(jī)制的仿真。在射頻通訊系統(tǒng)中晶振很小的頻率漂移可能會(huì)導(dǎo)致接收中頻偏差較大，特別是在低中頻方案中，當(dāng)中頻偏差與調(diào)頻系統(tǒng)中的數(shù)據(jù)頻偏可比擬時(shí)，數(shù)據(jù)就可能被淹沒。為了解決這個(gè)問題，需要制定一種頻率調(diào)整方案，這個(gè)方案可以根據(jù)接收中頻的頻率自動(dòng)校正解調(diào)時(shí)鐘，讓解調(diào)時(shí)鐘跟蹤接收中頻的偏差。接收解調(diào)頻偏調(diào)整機(jī)制仿真目標(biāo)如下：

?確認(rèn)數(shù)模接口連接正確性

?確認(rèn)頻偏調(diào)整機(jī)制正確性

?各種特征數(shù)據(jù)的沖擊

4.2 工具環(huán)境

評(píng)估初期，采用HSIM-VCS搭建混仿環(huán)境。由于設(shè)計(jì)規(guī)模較大，為了加速仿真，采用了XA-VCS搭建混仿環(huán)境，采用如下表所示的EDA工具和工作站環(huán)境。XA是Synopsys的新一代SPICE仿真工具，可以在實(shí)現(xiàn)仿真加速的同時(shí)得到好的仿真精度。XA可以通過DKI的方式實(shí)現(xiàn)與VCS的數(shù)?；旌戏抡骝?yàn)證。

4.3 仿真對(duì)象

Demodulator模塊設(shè)計(jì)完成之后，與整個(gè)數(shù)字鏈路層整合，進(jìn)行模塊級(jí)數(shù)?；旌戏抡妫?/p>

?DLP，數(shù)字鏈路層，RTL代碼

?Demofdiv，分頻數(shù)字模塊，RTL代碼

?Demodulator，解調(diào)模擬模塊，HSPICE網(wǎng)表

?其它模擬模塊（Fm_Modulator、Limiter、Shifter），Verilog-A模型

4.4 仿真腳本

參照Synopsys技術(shù)支持團(tuán)隊(duì)提供的XA-VCS混仿范例中的以Verilog為頂層的例子，仿真腳本編寫如圖10。

圖10仿真腳本

4.5 仿真激勵(lì)

（A）Fm_Modulator的壓控信號(hào)VIN輸入激勵(lì)：前面一段紋波較大，仿真PLL還沒有完全鎖定時(shí)的情形，中間一段為帶+/-30KHz紋波的中頻，僅接著后面為前導(dǎo)，然后是數(shù)據(jù)：1010001000111011100011100010101110100010。該組數(shù)據(jù)考慮了各種數(shù)據(jù)的組合。

（B）為模擬內(nèi)部信號(hào)對(duì)VREF的干擾帶來的影響，VREF端口激勵(lì)采用下圖方式：

圖 11 VREF端口激勵(lì)

（C）為模擬電源上紋波的影響，在電源上添加50mVp的2MHz信號(hào)和50mVp的32MHz信號(hào)。

（D）demodulator的電源AVDD、DVDD、AVSS、DVSS均添加了5nH的bonding wire 電感。

針對(duì)以上激勵(lì)，做了如下內(nèi)容的仿真：

（a）輸入信號(hào)激勵(lì)采用A中所述激勵(lì)，其它如VREF、電源、地都采用理想激勵(lì)，中頻載波頻率從從1.6M~2.4MHz，step為10KHz，共81個(gè)測(cè)例。

（b）以上A、B、C、D均采用，輸入中頻分別為1.6M、1.65M、1.69M、1.7M、1.71M、1.8M、1.9M、2M、2.1M、2.2M、2.29M、2.3M、2.31M、2.35M、2.4M共15個(gè)激勵(lì)。工藝模型和溫度劃分為四種情況：TT，27℃；TT，-40℃；SS，85℃；FF，-40℃。

4.6 仿真結(jié)果

（1）仿真內(nèi)容（a）的81個(gè)測(cè)例均正常。

圖12仿真內(nèi)容（a）結(jié)果波形

（2）仿真內(nèi)容（b）的結(jié)果：60個(gè)測(cè)例中，有7個(gè)測(cè)例出現(xiàn)前導(dǎo)判決不出來的錯(cuò)誤，即前導(dǎo)兩個(gè)bit的寬度差異性較大，已超出了設(shè)計(jì)允許范圍，不支持；其它測(cè)例結(jié)果正確。與實(shí)測(cè)結(jié)果一致。

圖13仿真內(nèi)容（b）結(jié)果波形

4.7 仿真時(shí)間

仿真時(shí)間記錄如下：

4.8 小結(jié)

通過接收解調(diào)頻偏調(diào)整機(jī)制數(shù)?；旌戏抡鏁r(shí)間量化表，可以發(fā)現(xiàn)在同樣可接受的精度情況下，XA-VCS的仿真速度是HSIM-VCS的10倍以上；所以在該RFIC全芯片的收發(fā)通信數(shù)?；旌戏抡嬷?，節(jié)省的時(shí)間量級(jí)為8.5 * （10-1）days = 76.5 days = 2.55 months。

5.0 總結(jié)

在該RFIC測(cè)例中，利用HSIM-VCS和XA-VCS進(jìn)行數(shù)模混合仿真，發(fā)現(xiàn)了設(shè)計(jì)Bug 8處，并可以節(jié)省大量的驗(yàn)證時(shí)間。

從該芯片的物理測(cè)試結(jié)果來看，利用該方法確實(shí)可以較為準(zhǔn)確的獲取到芯片的功耗信息，確保數(shù)模接口功能，為投片成功保駕護(hù)航。