未來(lái)的芯片演進(jìn)還在繼續(xù)，邏輯縮放技術(shù)仍是現(xiàn)代計(jì)算的基礎(chǔ)

導(dǎo)讀

在半導(dǎo)體的發(fā)展進(jìn)步中，有這樣一些組織的存在，如美國(guó)的IBM、比利時(shí)的imec、法國(guó)的CEA-Leti等。在芯片的演進(jìn)過(guò)程中，這些研究機(jī)構(gòu)起到了不可磨滅的貢獻(xiàn)。例如，IBM曾在2015年第一個(gè)提出要大規(guī)模生產(chǎn)7nm芯片，必須要采用EUV技術(shù)；2017年，IBM表示納米片架構(gòu)將是FinFET之外的下一個(gè)器件架構(gòu)，目前3nm和2nm中都在采用這種結(jié)構(gòu)。他們是半導(dǎo)體發(fā)展前進(jìn)的基石。

未來(lái)的芯片演進(jìn)還在繼續(xù)，邏輯縮放技術(shù)仍是現(xiàn)代計(jì)算的基礎(chǔ)。這些研究機(jī)構(gòu)也是為了晶體管的微縮和半導(dǎo)體行業(yè)的發(fā)展“操碎了心”，他們?cè)诰w管結(jié)構(gòu)、新型互聯(lián)、下一代EUV光刻、封裝技術(shù)、新材料等多個(gè)領(lǐng)域進(jìn)行積極探索，來(lái)尋找制造下一代節(jié)點(diǎn)芯片的方法。

01. 美國(guó)藍(lán)色巨人IBM

IBM雖然早在2014年就將其制造業(yè)務(wù)出售給GlobalFoundries，退出了半導(dǎo)體代工業(yè)務(wù)。不過(guò)其與GlobalFoundries簽訂了10年的合作伙伴關(guān)系承諾，IBM還與英特爾、三星等保持著密切的合作關(guān)系，除此之外，IBM在奧爾巴尼也有自己的晶圓廠。憑借這些制造的支持，IBM在邏輯縮放中一直發(fā)揮著重要的作用。

晶體管結(jié)構(gòu)：2012年IBM首次提出“Nanosheet”這個(gè)新晶體管架構(gòu)，在這一架構(gòu)的支撐下，IBM研究院在2021年推出了全球首款2納米節(jié)點(diǎn)芯片，與現(xiàn)代 7nm 處理器相比，IBM 的 2nm 開(kāi)發(fā)將在相同功率下將性能提高 45%，或者在相同性能下將能耗提高 75%。IBM 表示，該技術(shù)可以“在指甲蓋大小的芯片上安裝 500 億個(gè)晶體管”。去年年底，IBM還和日本的Rapidus宣布合作在日本的晶圓廠中進(jìn)一步研發(fā)2nm。

使用透射電子顯微鏡觀察到的一排2 nm納米片器件

IBM 研究中心還在繼續(xù)探索擴(kuò)展到1 nm及以上。在2021年的IEDM會(huì)議上，IBM聯(lián)合三星推出了一種設(shè)計(jì)半導(dǎo)體的新方法垂直傳輸納米片場(chǎng)效應(yīng)晶體管（VTFET）。如下圖示意圖所示，VTFET垂直于硅晶圓層疊晶體管，并將電流垂直引導(dǎo)至晶圓表面。這種新方法通過(guò)放寬對(duì)晶體管柵極長(zhǎng)度、間隔物厚度和接觸尺寸的物理限制來(lái)解決縮放障礙，從而可以?xún)?yōu)化性能和功耗等功能。在2022年的IEDM會(huì)議上，該小組的研究進(jìn)一步表明，VTFET設(shè)計(jì)的規(guī)模可以遠(yuǎn)遠(yuǎn)超出其在2021年首次推出的最先進(jìn)的2納米節(jié)點(diǎn)納米片設(shè)計(jì)的性能。據(jù)IBM的研究，與按比例縮小的FinFET替代方案相比，VTFET可提供兩倍的性能或最多減少85%的能耗。IBM認(rèn)為VTFET將在未來(lái)幾年保持摩爾定律的活力。

VTFET（左）和橫向FET（右）晶體管的 排列方式以及流經(jīng)它們的電流

新型的互聯(lián)材料：1997年，IBM率先從鋁互連轉(zhuǎn)向銅布線互連，銅互連至今仍是主流的互聯(lián)標(biāo)準(zhǔn)。隨著芯片來(lái)到2nm、1nm，IBM正在探究銅互連之外的新材料，金屬釕是IBM的重要研究對(duì)象。

小芯片混合鍵合：小芯片是當(dāng)下比較火的一種封裝方式，而其從研究轉(zhuǎn)向生產(chǎn)的最大困難之一是小芯片在封裝過(guò)程中粘合在一起的方式，目前大多數(shù)的方法產(chǎn)生的粘合厚度在150至30微米之間，并且需要非常緊密的焊接才能有效。但I(xiàn)BM和ASMPT研究出了一種新的方法，他們將銅和氧化物熔合成只有幾個(gè)原子厚的層，并且不使用焊料，最終使得小芯片之間的粘合只有0.8微米左右，比目前正在測(cè)試的其他方法要薄得多。

兩層之間的微小粘合的微觀圖像

02. 比利時(shí)的Imec

自1984年以來(lái)，imec就一直在進(jìn)行前沿半導(dǎo)體技術(shù)的研究。為了使CMOS晶體管能夠繼續(xù)微縮，imec正在多個(gè)領(lǐng)域進(jìn)行廣泛的研究。

1、晶體管架構(gòu)的創(chuàng)新

2012年，首款商用22納米FinFET推出，至今其仍主流晶體管架構(gòu)，但隨著尺寸的不斷縮小，縮小到5nm后FinFET逐漸失去動(dòng)力，不良的短溝道效應(yīng)需要引入新的晶體管架構(gòu)。imec認(rèn)為，晶體管架構(gòu)的發(fā)展路徑是：FinFET器件—》納米片器件（nanosheet）—》叉片F(xiàn)orksheets—》CFET。

不同晶體管架構(gòu)的示意圖

具體來(lái)看，F(xiàn)inFET架構(gòu)中最先進(jìn)的節(jié)點(diǎn)在6軌 （6 Track） 標(biāo)準(zhǔn)單元中具有2個(gè)鰭片。而垂直堆疊的納米片器件（nanosheet），將使標(biāo)準(zhǔn)單元的軌道高度縮小到五個(gè)軌道（5T）。隨著軌道高度越來(lái)越小，單元高度的進(jìn)一步降低將需要單元內(nèi) nFET 和 pFET 器件之間的間距更加緊密。然而，對(duì)于 FinFET 和納米片器件而言，工藝限制限制了這些 n 和 p 器件的緊密結(jié)合程度。

于是，imec開(kāi)創(chuàng)了一項(xiàng)獨(dú)特的技術(shù)叉片（Forksheets）器件，叉片可以被imec認(rèn)為是納米片器件的自然延伸，它能允許軌道高度從5T擴(kuò)展到4.3T，同時(shí)仍然提供性能增益。按照imec的說(shuō)法，F(xiàn)orksheets可將Nanosheet擴(kuò)展到2nm技術(shù)節(jié)點(diǎn)以上。

圖源：imec

據(jù)了解，F(xiàn)orksheets器件采用300mm工藝，柵極長(zhǎng)度降至了22nm。而且在n型和p型場(chǎng)效應(yīng)晶體管中都有兩個(gè)堆疊的硅通道，功能齊全。與垂直堆疊在同一晶圓上的納米片器件相比，F(xiàn)orksheets器件的短通道效應(yīng)控制水平（SSSAT = 66-68毫伏）相當(dāng)。在Forksheets器件中，使用雙功功能金屬柵極采用了替代金屬柵極流程，將n型和p型場(chǎng)效應(yīng)晶體管的間距緊湊至17納米（約為最先進(jìn)的FinFET技術(shù)中間距的35%），這是新器件架構(gòu)的關(guān)鍵優(yōu)勢(shì)之一。

下一代晶體管架構(gòu)則被認(rèn)為是CFET，CFET的原理是將nFET“折疊”在pFET頂部（鰭疊鰭或片疊片），從而充分利用3D器件縮放的可能性?；诩{米片的CFET可以提供額外的性能提升，并且是縮小到3T邏輯標(biāo)準(zhǔn)單元所必需的。imec及其合作伙伴專(zhuān)注于單片CFET集成，因?yàn)榕c現(xiàn)有的納米片型工藝流程相比，這種集成方案的破壞性最小。

圖源：imec

2、EUV光刻創(chuàng)新

長(zhǎng)久以來(lái)，圖案化技術(shù)的不斷發(fā)展以及新型材料的引入一直是推進(jìn)邏輯和存儲(chǔ)技術(shù)擴(kuò)展路線圖的關(guān)鍵。EUV光刻系統(tǒng)的發(fā)展可以追溯到2000年代，到2019年，EUV光刻進(jìn)入大批量制造，用于印刷7nm邏輯后端線最關(guān)鍵的金屬層和通孔，金屬間距在36-40nm范圍內(nèi)。未來(lái)幾年，下一代高數(shù)值孔徑 （high-NA） 的EUV***將被需要。

imec目前正在與ASML合作開(kāi)設(shè)高數(shù)值孔徑實(shí)驗(yàn)室，并為行業(yè)創(chuàng)建生態(tài)系統(tǒng)，共同應(yīng)對(duì)工具開(kāi)發(fā)過(guò)程中的工藝挑戰(zhàn)，包括變形成像、新掩模技術(shù)、改進(jìn)的光學(xué)鄰近校正 （OPC） ）技術(shù)、薄膜圖案化材料開(kāi)發(fā)、計(jì)量等。Imec和ASML在2021年2月就已經(jīng)展示了使用Inpria的金屬氧化物（MOx）抗蝕劑工藝的28nm間距線/空間的單曝光模式準(zhǔn)備情況，這對(duì)應(yīng)于5nm技術(shù)節(jié)點(diǎn)的關(guān)鍵后端線金屬層。這一突破使得NXE:3400掃描儀非常接近其大批量生產(chǎn)的分辨率極限。

imec將0.33NA EUVL的單次曝光圖案化能力推向極限

此外，imec還在支持材料供應(yīng)商開(kāi)發(fā)新型光刻膠材料，為此，imec投資建設(shè)了Attolab分析實(shí)驗(yàn)室，該實(shí)驗(yàn)室將用于探索光刻膠成像的基本動(dòng)力學(xué)，并為ASML的第一個(gè)0.55高數(shù)值孔徑EXE5000原型面世之前提供用于工藝開(kāi)發(fā)的圖案化300mm晶圓。

用于高數(shù)值孔徑EUV干涉取樣片實(shí)驗(yàn)的 Lloyd’s裝置示意圖（圖源：imec）

3、3D封裝

3D封裝已被證明是提高系統(tǒng)性能的一種有吸引力的方法。imec正在開(kāi)發(fā)一系列3D封裝實(shí)現(xiàn)的因素：

混合鍵合技術(shù)：imec正在突破芯片到晶圓混合鍵合的物理可能性界限。例如具有創(chuàng)紀(jì)錄低間距的微凸塊互連，這種高密度連接充分發(fā)揮了硅通孔技術(shù)的潛力。它們?cè)试S芯片之間或芯片與硅中介層之間的 3D 互連密度比現(xiàn)有技術(shù)高出十六倍以上。使用混合銅鍵合也可以將芯片直接鍵合到硅上。imec正在利用其在晶圓間混合鍵合中學(xué)到的知識(shí)，開(kāi)發(fā)間距小至3μm且具有高公差拾放精度的芯片間混合鍵合。

背面供電：對(duì)于高密度晶圓對(duì)晶圓堆疊，imec正在研究超低互連間距的混合鍵合，目前的目標(biāo)是500nm間距互連。為了幫助實(shí)現(xiàn)這一目標(biāo)，imec正在探索新的晶圓重構(gòu)技術(shù)以及高密度再分布（RDL）技術(shù)，其導(dǎo)線尺寸在微米范圍內(nèi)，并且具有高密度封裝通孔技術(shù)。

背面供電實(shí)現(xiàn)的3D-SOC示意圖

4、互連新材料和新方式

為了跟上器件尺寸不斷縮小的步伐，最先進(jìn)的邏輯和存儲(chǔ)芯片中最關(guān)鍵的互連線的寬度很快就會(huì)接近10納米。自20世紀(jì)90年代中期推出以來(lái)，銅 （Cu） 一直是邏輯后道 （BEOL） 應(yīng)用中制造互連線和通孔的主流導(dǎo)體金屬。隨著金屬線寬逐漸縮小，Cu互聯(lián)逐漸失去動(dòng)力和優(yōu)勢(shì)，所以imec正在找尋應(yīng)用于BEOL的新材料。2023年5月，imec首次在 300mm硅晶圓上展示電阻率低于Cu和Ru的導(dǎo)體薄膜。除了金屬材料之外，大約五年前，imec研究人員開(kāi)始探索二元和三元化合物來(lái)替代銅作為未來(lái)互連金屬化方案。

一些二元候選材料的電阻率情況

另外，隨著計(jì)算能力和內(nèi)存容量的指數(shù)級(jí)增長(zhǎng)，對(duì)I/O帶寬的需求也相應(yīng)增加，這只能通過(guò)進(jìn)一步改進(jìn)光鏈路來(lái)滿(mǎn)足。imec開(kāi)發(fā)了實(shí)現(xiàn)這些未來(lái)光互連的技術(shù)。imec從帶寬擴(kuò)展、功耗 （10倍） 和每比特成本 （10-100倍） 這三個(gè)維度來(lái)優(yōu)化光互連。

5、系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）

現(xiàn)在進(jìn)入后摩爾時(shí)代，DTCO成為行業(yè)采用的新方式。但在imec看來(lái)，要獲得更大的性能提升，不僅僅需要DTCO（設(shè)計(jì)技術(shù)協(xié)同優(yōu)化），還需要使用STCO（系統(tǒng)技術(shù)協(xié)同優(yōu)化）。最佳的系統(tǒng)實(shí)現(xiàn)將是極限CMOS 邏輯縮放、3D封裝、新穎的存儲(chǔ)元件甚至硅光子學(xué)等多種技術(shù)微妙優(yōu)化的結(jié)果。

因此，imec正在用STCO補(bǔ)充DTCO，STCO計(jì)劃的目標(biāo)是以自上而下的方法將未來(lái)的系統(tǒng)需求和瓶頸轉(zhuǎn)化為技術(shù)要求。該計(jì)劃將確保 DTCO 研究與系統(tǒng)應(yīng)用空間之間的聯(lián)系。STCO將用來(lái)解決內(nèi)存墻、配電或SoC子系統(tǒng)分區(qū)等系統(tǒng)問(wèn)題。Imec的目標(biāo)是確定 STCO所需的技術(shù)并使其成熟，以提高系統(tǒng)級(jí)性能。

STCO 框架的示意圖

6、存儲(chǔ)領(lǐng)域

3D NAND：除了邏輯芯片的縮放，imec也在為存儲(chǔ)領(lǐng)域的向前發(fā)展努力著。首先，在NAND傳統(tǒng)存儲(chǔ)領(lǐng)域，imec通過(guò)開(kāi)發(fā)新的低電阻字線金屬、研究存儲(chǔ)器電介質(zhì)堆疊的替代品、改善溝道電流以及確定控制由于堆疊層數(shù)不斷增加而產(chǎn)生的應(yīng)力的方法，為3D NAND的發(fā)展做出了貢獻(xiàn)。

到2030年，當(dāng)GAA NAND閃存規(guī)模達(dá)到飽和后，imec預(yù)計(jì)將引入一種新的架構(gòu)來(lái)連接電荷陷阱單元：溝槽單元架構(gòu)。通過(guò)這種架構(gòu)，3D NAND擺脫了圓形GAA存儲(chǔ)單元幾何形狀。相反，這些單元是在溝槽的側(cè)壁上實(shí)現(xiàn)的——類(lèi)似于側(cè)面傾斜的平面配置——兩個(gè)晶體管位于溝槽的相對(duì)壁上。這種下一代 NAND 閃存單元架構(gòu)不僅將提供所需的位存儲(chǔ)密度飛躍，而且還將提供所需的存儲(chǔ)密度。它還有一個(gè)優(yōu)勢(shì)是可以降低成本。

3D NAND GAA和溝槽器件的3D示意圖

新型存儲(chǔ)：在存儲(chǔ)領(lǐng)域，imec正在探索打破內(nèi)存墻的方式，尋找改進(jìn)MRAM和DRAM 技術(shù)的方法。新型存儲(chǔ)技術(shù)3D鐵電FET （FeFET）是imec在探索的領(lǐng)域。在3D NAND以外，imec正在評(píng)估一系列新存儲(chǔ)概念的適用性，包括基于液體和DNA啟發(fā)的記憶。

03. 法國(guó)的CEA-Leti

CEA-Leti成立于1967年，總部位于法國(guó)格勒諾布爾，該研究所的前身是成立于1957年的CENG（格勒諾布爾核研究中心）的電子系，目前大約有1900名研究人員。截止到 2022 年，CEA-Leti已在電子領(lǐng)域申請(qǐng)了291項(xiàng)專(zhuān)利。自成立以來(lái)，CEA-Leti已經(jīng)孵化出了超過(guò) 75家的初創(chuàng)企業(yè)，其中75%仍在運(yùn)營(yíng)，比如SOI技術(shù)的領(lǐng)導(dǎo)者Soitec。下圖顯示了CEA-leti的重要里程碑事跡，如其是推動(dòng)硅上絕緣體場(chǎng)效應(yīng)管（FD-SOI）技術(shù)的重要推動(dòng)者之一，該技術(shù)通過(guò)在晶體管的底部添加一層絕緣層，減少了晶體管之間的漏電流，提高了性能和能效。

CEA-Leti從成立至今的發(fā)展歷史和重要里程碑

新材料：2023年6月19日，CEA-Leti和英特爾宣布兩家將合作開(kāi)發(fā)300毫米晶圓上的二維過(guò)渡金屬二硫化物 （2D TMD）層轉(zhuǎn)移技術(shù)，目標(biāo)是將摩爾定律延續(xù)到 2030 年以后。這些2D材料具有良好的載流子傳輸和遷移率，適用于原子薄層，非常適合高性能和低功耗平臺(tái)。此外，它們的器件主體厚度和適中的能帶隙可增強(qiáng)靜電控制，從而實(shí)現(xiàn)低斷態(tài)電流。在這一合作中，英特爾主要為該項(xiàng)目提供制造服務(wù)，CEA-Leti提供鍵合和轉(zhuǎn)移層專(zhuān)業(yè)知識(shí)以及大規(guī)模表征。

新型存儲(chǔ)：CEA-Leti還在RRAM、PCM這樣的新型存儲(chǔ)領(lǐng)域發(fā)力。在RRAM領(lǐng)域，他們提出了一種“新穎的方法”，允許這些設(shè)備作為儲(chǔ)能元件和內(nèi)存運(yùn)行，這取決于施加的偏差。內(nèi)存能量是內(nèi)存計(jì)算的一個(gè)補(bǔ)充特性，這是CEA-Leti路線圖中的一個(gè)重點(diǎn)。它可以顯著減少能源使用，因?yàn)榛赗RAM的電池具有高度的可擴(kuò)展性和動(dòng)態(tài)分配性，而且它們可以放置在靠近處理器的內(nèi)存塊旁邊。當(dāng)處理器需要峰值功率（通常來(lái)自外部電源）時(shí)，將電源放置在處理器附近特別有幫助。

在PCM領(lǐng)域中CEA-Leti的研究使PCM直接堆疊在電路上成為可能。CEA-Leti的研究人員用與存儲(chǔ)器串聯(lián)的稱(chēng)為ovonic閾值開(kāi)關(guān) （OTS） 的小型設(shè)備取代了晶體管，有史以來(lái)第一次成功地將存儲(chǔ)點(diǎn)集成到28納米制造工藝末端沉積的后端線（BEOL）金屬化層中。他們還設(shè)法將存儲(chǔ)點(diǎn)放置在電路的頂層，防止在后期制造過(guò)程中損壞。

神經(jīng)擬態(tài)/內(nèi)存計(jì)算：CEA -Leti開(kāi)發(fā)了一種受人類(lèi)突觸啟發(fā)的模擬晶體管，它的優(yōu)勢(shì)主要體現(xiàn)在，其與突觸的能量消耗幾乎相同，比目前用于相同應(yīng)用的其他組件（例如電阻式存儲(chǔ)器）低100倍，再者，它采用與CMOS工藝兼容的200 mm晶圓上制造。一旦晶體管得到充分評(píng)估和確認(rèn)，其低能耗將使其能夠集成到神經(jīng)形態(tài)電路中，應(yīng)用于圖像和語(yǔ)音識(shí)別。

在 IEDM 2020 上，CEA-Leti發(fā)表了兩篇論文，概述了將3D架構(gòu)與電阻隨機(jī)存取存儲(chǔ)器 （RRAM） 相結(jié)合進(jìn)行內(nèi)存計(jì)算的優(yōu)勢(shì)，以及它們?cè)谶吘?a href="http://www.wenjunhu.com/tags/ai/" target="_blank">AI和神經(jīng)網(wǎng)絡(luò)中的應(yīng)用。CEA -Leti開(kāi)發(fā)的GAA 技術(shù)適用于最先進(jìn)的節(jié)點(diǎn)，并且可以支持 CEA-Leti 的內(nèi)存計(jì)算方法。

芯片到晶圓 （D2W） 自組裝：CEA-Leti 多年來(lái)一直致力于開(kāi)發(fā)自組裝方法，目標(biāo)是大幅提高吞吐量和貼裝精度。在2022年電子元件與技術(shù)會(huì)議 （ECTC） 上的一篇論文《用于高對(duì)準(zhǔn)精度和高吞吐量 3D 集成的集體芯片到晶圓自組裝》中展示了自組裝過(guò)程的成功，該過(guò)程利用水的毛細(xì)管力來(lái)對(duì)齊目標(biāo)晶圓上的器件，該工藝有望提高芯片到晶圓接合的未來(lái)每小時(shí)數(shù)千個(gè)芯片的對(duì)準(zhǔn)精度和制造吞吐量。

04. 結(jié)語(yǔ)

IBM、imec和CEA-Leti等機(jī)構(gòu)作為半導(dǎo)體行業(yè)的關(guān)鍵貢獻(xiàn)者，通過(guò)其突出的研究和技術(shù)創(chuàng)新，推動(dòng)了半導(dǎo)體技術(shù)的不斷發(fā)展。他們現(xiàn)在的努力不僅改善了芯片的性能和功能，也為下一代節(jié)點(diǎn)芯片的制造提供了新的思路和方法。這些機(jī)構(gòu)的杰出成就將繼續(xù)對(duì)科技行業(yè)產(chǎn)生深遠(yuǎn)的影響，推動(dòng)數(shù)字化時(shí)代的進(jìn)一步發(fā)展和創(chuàng)新。