帶隙基準(zhǔn)電路設(shè)計原理

帶隙基準(zhǔn)廣泛應(yīng)用于模擬集成電路中。帶隙基準(zhǔn)電路輸出的基準(zhǔn)電壓可以為模擬集成電路提供穩(wěn)定的參考電壓或參考電流，因此，要求帶隙基準(zhǔn)電路具有較強(qiáng)的抗電源電壓波動干擾的能力、環(huán)境溫度急劇變化的能力，即對帶隙基準(zhǔn)電路的電源電壓抑制比、溫度漂移有明確的指標(biāo)要求，同時需要盡可能的降低帶隙基準(zhǔn)電路的電路復(fù)雜度和工藝加工成本。

利用TCAD半導(dǎo)體器件仿真軟件和TSPICE集成電路仿真軟件完成無運(yùn)放高電源電壓抑制能力、低溫度漂移的CMOS帶隙基準(zhǔn)集成電路的仿真設(shè)計。利用TCAD完成了帶隙基準(zhǔn)電路核心器件（PNP-BJT、NMOSFET、PMOSFET）的器件結(jié)構(gòu)、工藝流程和電特性仿真。

TSPICE集成電路仿真采用TCAD輸出的模型參數(shù)，對帶隙基準(zhǔn)電路有源器件模型參數(shù)、結(jié)構(gòu)參數(shù)、電阻阻值的選擇進(jìn)行優(yōu)化，最后完成了高電源抑制比、低溫度漂移的帶隙基準(zhǔn)電路設(shè)計。

帶隙基準(zhǔn)電路設(shè)計原理：

通過具有正溫度系數(shù)的電壓與具有負(fù)溫度系數(shù)的電壓之和，二者的溫度系數(shù)相互抵消，來實(shí)現(xiàn)與溫度無關(guān)的電源基準(zhǔn)。圖1為所設(shè)計的基于CMOS技術(shù)的帶隙基準(zhǔn)電路。M1和M2的源端電位應(yīng)相等，則有：

如果Q2的發(fā)射區(qū)面積是Q1的N倍，則有：

IREF與T成正比，IREF通過M5對外輸出。

基準(zhǔn)電壓VREF為：

VQ3與T成反比。

在室溫附近，具有零溫度系數(shù)的VREF值為1.21V。