淺談時序設(shè)計和時序約束

引言

??本文主要介紹了時序設(shè)計和時序約束。

一、時序設(shè)計（Timing Design）

??電路設(shè)計的難點在時序設(shè)計，時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立時間、保持時間的要求，從而達(dá)到時序收斂的過程，擴(kuò)大一點地說，就是使得數(shù)據(jù)能夠在正確的時間到達(dá)從而正確地被處理，這個就要對設(shè)計的電路非常的熟悉。

二、時序收斂（Timing Closure）：

??時序收斂是現(xiàn)場可編程邏輯門陣列、專用集成電路的電路設(shè)計過程中，通過調(diào)整、修改設(shè)計，從而使得所設(shè)計的電路滿足時序要求的過程。

三、時序約束（Timing Constraint）：

??時序約束是規(guī)范設(shè)計的時序行為，主要包括周期約束，偏移約束，靜態(tài)時序路徑約束三種，通過附加時序約束，可以指導(dǎo)綜合工具和布局布線工具，使設(shè)計達(dá)到時序要求。

复制create_clock -period 10 waveform {0 5} [get_ports clk]

??時序約束的作用如下：

• 提高設(shè)計的工作頻率（減少了邏輯和布線延時）；
• 獲得正確的時序分析報告（靜態(tài)時序分析工具以約束作為判斷時序是否滿足設(shè)計要求的標(biāo)準(zhǔn)，因此要求設(shè)計者正確輸入約束，以便靜態(tài)時序分析工具可以正確的輸出時序報告）。

四、時鐘設(shè)計（Clock Design）：

??在通常的 FPGA 設(shè)計中對時鐘偏差的控制主要有以下幾種方法：

• 控制時鐘信號盡量走可編程器件的的全局時鐘網(wǎng)絡(luò)。在可編程器件中一般都有專門的時鐘驅(qū)動器及全局時鐘網(wǎng)絡(luò)，不同種類、型號的可編程器件，它們中的全局時鐘網(wǎng)絡(luò)數(shù)量不同，因此要根據(jù)不同的設(shè)計需要選擇含有合適數(shù)量全局時鐘網(wǎng)絡(luò)的可編程器件。通常來說，走全局時鐘網(wǎng)絡(luò)的時鐘信號到各使用端的延時小，時鐘偏差很小，基本可以忽略不計。
• 若設(shè)計中時鐘信號數(shù)量很多，無法讓所有的信號都走全局時鐘網(wǎng)絡(luò)，那么可以通過在設(shè)計中加約束的方法，控制不能走全局時鐘網(wǎng)絡(luò)的時鐘信號的時鐘偏差。

??FPGA 設(shè)計中對時鐘的正確操作（例如分頻等等）如下：

• FPGA 芯片有固定的時鐘路由，這些路由能夠有效地減少時鐘抖動和時鐘偏差。需要對時鐘進(jìn)行相移或變頻的時候，一般不允許對時鐘進(jìn)行邏輯操作（即使是最基本的與或非也要避免），因為這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。
• 一般的處理方法是采用 FPGA 芯片自帶的時鐘管理器如 PLL、DLL 或 DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的 D 輸入（這些也是對時鐘邏輯操作的替代方案）。