靜態(tài)時(shí)序分析的相關(guān)概念

引言

??本文主要介紹了靜態(tài)時(shí)序分析 STA。

一、靜態(tài)時(shí)序分析的相關(guān)概念

??靜態(tài)時(shí)序分析 STA（Static Timing Analysis）也稱靜態(tài)時(shí)序驗(yàn)證，是一種以與輸入激勵(lì)無關(guān)的方式進(jìn)行的，其目的是通過遍歷所有的傳輸路徑，尋找所有的組合邏輯電路的最壞延遲情況（以及毛刺、時(shí)鐘偏差等等），主要是通過檢查建立時(shí)間和保持時(shí)間是否滿足要求，而它們又是通過最大組合邏輯路徑延遲和最小組合邏輯路徑延遲的分析得到的。

??靜態(tài)時(shí)序分析是 VLSI 設(shè)計(jì)中非常重要的一個(gè)環(huán)節(jié)，它能夠驗(yàn)證設(shè)計(jì)在時(shí)序上的正確性，并決定設(shè)計(jì)是否能夠在要求的工作頻率下運(yùn)行（在 VLSI 設(shè)計(jì)中，動(dòng)態(tài)時(shí)序驗(yàn)證不僅有著難以承受的工作量和時(shí)間量，而且還難以保證足夠的覆蓋率，促使了時(shí)序分析技術(shù)從動(dòng)態(tài)向靜態(tài)遷移）。

二、靜態(tài)時(shí)序分析的原因和路徑

??兩大靜態(tài)時(shí)序分析原因：

• 器件內(nèi)延時(shí)：邏輯門、DFF 等等；
• 互連線延時(shí)：導(dǎo)線、時(shí)鐘等等。

??四大靜態(tài)時(shí)序分析路徑：

• 寄存器到寄存器：Reg2Reg；
• 寄存器到輸出引腳：Reg2Pin；
• 輸入引腳到寄存器：Pin2Reg；
• 輸入引腳到輸出引腳：Pin2Pin。

??其中，最關(guān)心的依舊是數(shù)據(jù)信號(hào)和時(shí)鐘上升沿之間的建立時(shí)間和保持時(shí)間的關(guān)系（不同的 FPGA 廠家的器件時(shí)序參數(shù)各有不同，同時(shí)也是固定的數(shù)值）。

三、靜態(tài)時(shí)序分析的優(yōu)點(diǎn)和缺點(diǎn)

??靜態(tài)時(shí)序分析的優(yōu)點(diǎn)：

• 執(zhí)行速度快；
• 不需要測(cè)試向量；
• 測(cè)試覆蓋率可以近乎達(dá)到 100%；
• 能夠完成動(dòng)態(tài)仿真所不能實(shí)現(xiàn)的復(fù)雜分析。

??靜態(tài)時(shí)序分析的缺點(diǎn)：

• 不能驗(yàn)證設(shè)計(jì)的功能；
• 只能驗(yàn)證同步時(shí)序電路的時(shí)序特性，如果設(shè)計(jì)中含有較多的異步電路，則應(yīng)該通過門級(jí)動(dòng)態(tài)仿真來驗(yàn)證；
• 不能自動(dòng)識(shí)別設(shè)計(jì)中的特殊路徑，如多周期路徑（Multi-Cycle Path）、非正常路徑（False Path）、多時(shí)鐘分配（Multiple Path）等等。

四、建立時(shí)間、保持時(shí)間在靜態(tài)時(shí)序分析中的要求

??建立時(shí)間、保持時(shí)間在靜態(tài)時(shí)序分析中的要求（這里不考慮時(shí)鐘偏差與時(shí)鐘抖動(dòng)）：時(shí)鐘周期應(yīng)該大于寄存器最大傳播延時(shí)（從 D 觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入到 D 觸發(fā)器，到數(shù)據(jù)到達(dá) D 觸發(fā)器輸出端的延遲時(shí)間）、組合邏輯最大延時(shí)與目標(biāo)寄存器（D 觸發(fā)器）建立時(shí)間之和：Tcycle >= Tcq + Tlogic + Tsu。目標(biāo)寄存器保持時(shí)間應(yīng)該小于寄存器污染延時(shí)與組合邏輯污染延時(shí)之和：Th <= Tcq,cd + Tlogic,cd。保持時(shí)間希望中間的組合邏輯延時(shí)越大越好，反之，建立時(shí)間則希望中間的組合邏輯越小越好。

??寄存器最大傳播延時(shí) Tcq，是指時(shí)鐘翻轉(zhuǎn)之后（0→1），數(shù)據(jù)從 D 觸發(fā)器的輸入端 D 到輸出端 Q 的最大延時(shí)；

??電路的線延時(shí)和組合邏輯最大延時(shí) Tlogic，是指本級(jí)寄存器的輸出到達(dá)下一級(jí)寄存器的輸入之間的最大延時(shí)；

??最大延時(shí)和污染延時(shí)相互對(duì)應(yīng)，污染延時(shí)表示最小延時(shí)的意思，一般添加后綴名 “cd” 加以表示；

五、建立時(shí)間裕量和保持時(shí)間裕量

• 建立時(shí)間裕量：Tsu_slack = Tcycle - Tcq - Tlogic - Tsu
• 保持時(shí)間裕量：Th_slack = Tcq,cd + Tlogic,cd - Th
• 以上二者都應(yīng)該大于零

六、建立時(shí)間裕量和保持時(shí)間裕量

• 數(shù)據(jù)要求時(shí)間：Trequired = Tcycle - Tsu
• 數(shù)據(jù)到達(dá)時(shí)間：Tarrived = Tlogic + Tcq
• 裕量 = 數(shù)據(jù)要求時(shí)間 - 數(shù)據(jù)到達(dá)時(shí)間：Slack = Data Required Time - Data Arrival Time

建立時(shí)間裕量和保持時(shí)間裕量

七、FPGA 開發(fā)與 STA

??FPGA 開發(fā)軟件也是通過這種方法來計(jì)算系統(tǒng)最高運(yùn)行速度 Fmax。因?yàn)?Tcq 和 Tsu 是由具體的器件工藝決定的，故設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間 Tlogic，所以說縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提高同步電路速度的關(guān)鍵所在。

??可以將較大的組合邏輯分解為較小的 N 塊，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入 D 觸發(fā)器，并和原 D 觸發(fā)器使用相同的時(shí)鐘，就可以避免在兩個(gè) D 觸發(fā)器之間出現(xiàn)過大的延時(shí)，消除速度瓶頸，這樣可以提高電路的工作頻率，這就是所謂的 "流水線" 技術(shù)的基本設(shè)計(jì)思想，即 “插入流水線”，從而提高 Fmax，加快系統(tǒng)工作速度，增大吞吐量。值得注意的是，流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)，另外硬件面積也會(huì)稍有增加，這也是面積換速度的基本設(shè)計(jì)思想。