今天我們要介紹的時(shí)序分析概念是ETM。全稱 extracted timing model 。這是在層次化設(shè)計(jì)中必須要使用的一個(gè)時(shí)序模型文件。由block owner產(chǎn)生,在頂層設(shè)計(jì)使用。
當(dāng)block owner做完P(guān)R以后,需要將block邊界上的timing信息抽取出來,存放成一個(gè)timing lib文件。這個(gè)lib文件就是ETM文件??梢詫⒆鐾關(guān)R的block理解為一個(gè)Macro,ETM就是該Macro的lib文件。頂層讀入每個(gè)block的ETM文件后,就能看到block邊界上的timing信息。
根據(jù)設(shè)計(jì)階段的不同,我們可以在preCTS, postCTS以及postRoute之后分別抽取ETM供頂層人員使用,當(dāng)然越往后階段的ETM越精確.
來看看ETM文件里有什么內(nèi)容:
boundary timing arc :包括in2reg,reg2out,in2out三種timing path的信息,reg2reg的path會(huì)被忽略
1) In2reg:
存入ETM中的是setup和hold的arc
Setup arc = data path delay (input to FF) + FF setup value – clock path delay
Hold arc value = data path delay (input to FF) - FF hold value – clock path delay
2) Reg2Out
存入ETM中的是時(shí)序邏輯的延遲
時(shí)序邏輯延遲 = delay (CLK到CK pin) + delay (CK pin到output port).
3) In2Out
存入ETM中的是組合邏輯的延遲
組合邏輯延遲 = Path delay
當(dāng)然,ETM model里還會(huì)保存很多內(nèi)容,比如
Design rule (max fanout, max_transition, max_cap)
Clocks (包括create_clock和generate clock)
Path Exceptions, case constant等,大家有興趣可以去研究下。
使用方法
**PT: **extract_model
extract_model -library_cell -output model2 -format {db}
EDI: do_extract_model
do_extract_model -cell_name test_model -library_name test_lib test.lib
-
時(shí)序邏輯電路
+關(guān)注
關(guān)注
2文章
94瀏覽量
16804 -
時(shí)序分析
+關(guān)注
關(guān)注
2文章
127瀏覽量
22854 -
ETM
+關(guān)注
關(guān)注
0文章
9瀏覽量
7706
發(fā)布評(píng)論請(qǐng)先 登錄
FPGA案例之時(shí)序路徑與時(shí)序模型解析

如何快速學(xué)習(xí)FPGA之煉獄傳奇層次化
怎么在Cadence中實(shí)現(xiàn)層次化設(shè)計(jì)
請(qǐng)問與PC機(jī)連接調(diào)試必須要使用RS232轉(zhuǎn)USB轉(zhuǎn)接線嗎
AD2S1210中的reset管腳配置,是必須要外加電路達(dá)到供電時(shí)序要求嗎?
網(wǎng)絡(luò)設(shè)備在層次模型中所處的位置

一種新的軟件測(cè)試模型—軟件層次化模型

時(shí)序分析的基本概念ETM的詳細(xì)介紹及如何應(yīng)用的資料概述

VHDL層次化文件設(shè)計(jì)的應(yīng)用實(shí)驗(yàn)說明資料概述

FPGA設(shè)計(jì)中層次結(jié)構(gòu)設(shè)計(jì)和復(fù)位策略影響著FPGA的時(shí)序
單片機(jī)程序?yàn)槭裁?b class='flag-5'>必須要包含CONST H

層次化設(shè)計(jì)方法講解
介紹時(shí)序分析基本概念MMMC

評(píng)論