芯來科技邀您參與2023全國大學(xué)生嵌入式芯片與系統(tǒng)設(shè)計(jì)競賽

本賽題要求參賽隊(duì)面向低功耗智能識(shí)別應(yīng)用（包括但不限于：圖像識(shí)別、視頻識(shí)別、語音識(shí)別、圖形識(shí)別、動(dòng)作識(shí)別等），進(jìn)行核心AI-IP模塊的硬件設(shè)計(jì)，并基于組委會(huì)指定的芯片硬件框架：

1、完成集成該AI-IP的系統(tǒng)搭建與功能驗(yàn)證；

2、完成基于指定工藝庫的綜合和評(píng)估。

3、完成AI-IP模塊的物理設(shè)計(jì)。

圖：指定芯片硬件框架圖

本賽題，組委會(huì)指定的硬件框架如上圖所示，包括：

RISC-V MCU以及相關(guān)的軟件開發(fā)套件（本次競賽采用芯來科技 E203開源處理器），相關(guān)MCU、SoC框架、總線互聯(lián)協(xié)議、IO端口類型等，請(qǐng)參考E203開源處理器及SoC系統(tǒng)文檔；

參賽隊(duì)所設(shè)計(jì)的AI-IP模塊既可以通過System Bus連接到SoC中，也可以通過NICE Interface直接與MCU連接；

系統(tǒng)中包括一個(gè)共享的SRAM，容量為：512KB；

組委會(huì)基于Memory Compiler定制了多款SRAM存儲(chǔ)模塊，包括：16bits×128，16bits×1024，16bits×4096，均分別提供單端口和雙端口兩種規(guī)格；參賽隊(duì)基于這些SRAM單元，自行組合實(shí)現(xiàn)AI-IP模塊中所需的存儲(chǔ)單元。

SoC中提供PLL模塊，系統(tǒng)時(shí)鐘頻率固定為150MHz；

外設(shè)總線上的常開模塊（Always-on Domain）包括：RTC，WatchDog，PMU，LCLKGEN（為Always-On Domain提供時(shí)鐘，頻率為32.768KHz）。

參賽隊(duì)需要基于上述硬件框架，完成面向目標(biāo)應(yīng)用的芯片系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，具體如下：

首先，完成面向目標(biāo)應(yīng)用的核心功能AI-IP（IP Module for AI-based Recognition Application）模塊設(shè)計(jì)與實(shí)現(xiàn)；

其次，使用指定硬件框架以及所設(shè)計(jì)的核心功能AI-IP模塊，完成芯片系統(tǒng)的搭建；注意，為確保芯片流片成功率，參賽隊(duì)不可以修改組委會(huì)給定的硬件框架；

最后，基于所實(shí)現(xiàn)的芯片系統(tǒng)，完成功能仿真、電路綜合和物理設(shè)計(jì)與實(shí)現(xiàn)。

1）完成智能識(shí)別芯片的前端設(shè)計(jì)及后端設(shè)計(jì)的芯片全流程設(shè)計(jì)任務(wù)。

2）芯片的團(tuán)隊(duì)建議由5～6人組隊(duì)（不超過6人），前端設(shè)計(jì)及后端設(shè)計(jì)工作需分別安排2~3人參與；

3）參賽團(tuán)隊(duì)需要負(fù)責(zé)所設(shè)計(jì)AI-IP模塊的后端PR；

4）整個(gè)硬件框架的物理設(shè)計(jì)布局由組委會(huì)協(xié)助完成，其中：參賽團(tuán)隊(duì)所設(shè)計(jì)的AI-IP模塊在后端設(shè)計(jì)中會(huì)以Blackbox的形式留出，接口也提前預(yù)留好；AI-IP模塊的Floorplan(示意圖)如下圖，左邊是組委會(huì)提供的硬件框架部分（包括RISC-V模塊，SRAM模塊等），右邊是參賽團(tuán)隊(duì)自行設(shè)計(jì)完成的AI-IP模塊；AI-IP的面積不超過1.5x 1.5mm²；

5）為確保流片的成功率，本次競賽必須采用組委會(huì)指定的基于RISC-V的硬件框架，不允許參賽團(tuán)隊(duì)選用自己提供的MCU。硬件框架部分由組委會(huì)提前完成物理設(shè)計(jì)，再提供給各參賽團(tuán)隊(duì)，各參賽團(tuán)隊(duì)不能對(duì)硬件框架物理設(shè)計(jì)進(jìn)行更改。

智能識(shí)別芯片含AI-IP模塊的Floorplan示意圖

低功耗智能識(shí)別系統(tǒng)是一種常見的人機(jī)交互接口，廣泛應(yīng)用于可穿戴設(shè)備、物聯(lián)網(wǎng)器件以及其他基于電池供電的智能終端。由于面向圖形圖像、視頻語音、動(dòng)作姿態(tài)等智能識(shí)別的神經(jīng)網(wǎng)絡(luò)算法模型復(fù)雜多變，傳統(tǒng)的計(jì)算架構(gòu)和電路已無法滿足面向低功耗高能效智能識(shí)別神經(jīng)網(wǎng)絡(luò)計(jì)算日益增長的硬件能效需求。

隨著智能終端市場(chǎng)規(guī)模進(jìn)一步發(fā)展，專門用于低功耗智能識(shí)別處理的硬件模塊和設(shè)備開始陸續(xù)亮相。智能識(shí)別交互生態(tài)的成熟，將會(huì)帶動(dòng)越來越多的設(shè)備智能化。汽車、電視、智能音箱（家庭機(jī)器人的雛形）、服務(wù)機(jī)器人等產(chǎn)品潛在用戶數(shù)巨大，交互內(nèi)容相對(duì)開放，交互過程中會(huì)產(chǎn)生大量高價(jià)值的用戶數(shù)據(jù)，是國家和高科技企業(yè)未來爭奪的重要陣地。

本賽題旨在通過面向新一代智能識(shí)別的低功耗IP硬件設(shè)計(jì)和系統(tǒng)開發(fā)研究，進(jìn)一步提高我國大學(xué)生在智能芯片領(lǐng)域的設(shè)計(jì)能力、增加技術(shù)儲(chǔ)備。

本賽題的主要需求（包括但不限于）：

面向群體：研究生

1、基于組委會(huì)指定的芯片硬件框架，開發(fā)面向“智能識(shí)別”應(yīng)用的核心AI-IP硬件、并完成該AI-IP在指定硬件框架中的集成與系統(tǒng)開發(fā)。

2、本次競賽采用基于芯來科技E203開源處理器的硬件框架，相關(guān)MCU、SoC框架、總線互聯(lián)協(xié)議、IO端口類型等，請(qǐng)參考相關(guān)文檔資料。參賽隊(duì)所設(shè)計(jì)的AI-IP模塊既可以通過System Bus連接到SoC中，也可以通過NICE Interface直接與MCU連接；系統(tǒng)中包括一個(gè)共享的SRAM，容量為：512KB；組委會(huì)基于Memory Compiler定制了多款SRAM存儲(chǔ)模塊，包括：16bits×128，16bits×1024，16bits×4096，均分別提供單端口和雙端口兩種規(guī)格；參賽隊(duì)基于這些SRAM單元，自行組合實(shí)現(xiàn)AI-IP模塊中所需的存儲(chǔ)單元；SoC中提供PLL模塊，系統(tǒng)時(shí)鐘頻率固定為200MHz；外設(shè)總線上的常開模塊（Always-on Domain）包括：RTC，WatchDog，PMU，LCLKGEN（為常開模塊提供時(shí)鐘，頻率為32.768KHz）。

3、智能識(shí)別應(yīng)用包括但不限于：圖像識(shí)別、圖形識(shí)別、視頻識(shí)別、語音識(shí)別、動(dòng)作識(shí)別等。

4、對(duì)于所選擇的智能識(shí)別應(yīng)用，其測(cè)試庫需為開源數(shù)據(jù)庫，或者可以第三方獲取并獨(dú)立驗(yàn)證的數(shù)據(jù)庫。

5、需完成面向智能識(shí)別應(yīng)用的核心AI-IP設(shè)計(jì)，需要完成目標(biāo)應(yīng)用的核心功能：AI-IP設(shè)計(jì)文檔、算法或功能驗(yàn)證模型、基于HDL（推薦Verilog）的RTL功能模型、基于指定工藝庫的綜合網(wǎng)表Netlist、綜合后的時(shí)序/資源/功耗等參數(shù)報(bào)告與分析。

6、需基于指定的芯片硬件框架，完成集成5)所設(shè)計(jì)AI-IP的SoC系統(tǒng)開發(fā)，包括：RTL功能模型、基于指定工藝庫的綜合網(wǎng)表Netlist、綜合后的時(shí)序/資源/功耗等參數(shù)報(bào)告與分析。

7、上述完成的AI-IP設(shè)計(jì)和系統(tǒng)開發(fā)，需結(jié)合實(shí)際的應(yīng)用場(chǎng)景，對(duì)AI-IP的硬件架構(gòu)和電路設(shè)計(jì)方案，進(jìn)行分析和評(píng)估，在以下一個(gè)或多個(gè)指標(biāo)上進(jìn)行優(yōu)化設(shè)計(jì)，包括但不限于：性能、功耗、能效、吞吐率、識(shí)別精度、場(chǎng)景適配能力、系統(tǒng)靈活性等。

8、完成所設(shè)計(jì) AI-IP模塊的后端物理設(shè)計(jì)與實(shí)現(xiàn)。

組委會(huì)鼓勵(lì)方向（完成以下方向，組委會(huì)額外著重考慮）：

1、方向1：完成上述6）所開發(fā)系統(tǒng)的FPGA功能驗(yàn)證，并具有一定的可展示性。

2、方向2：采用國產(chǎn)EDA工具，完成上述5）AI-IP模塊或上述6）系統(tǒng)開發(fā)中的部分設(shè)計(jì)仿真、綜合評(píng)估、物理設(shè)計(jì)等工作。

面向群體：本科生

賽題要求與研究生組基本相同，不同點(diǎn)在于：

1、可以選擇相對(duì)簡單的智能識(shí)別應(yīng)用，例如：手寫數(shù)字識(shí)別，等；

2、研究生組賽題要求中的第7小項(xiàng)（結(jié)合實(shí)際應(yīng)用場(chǎng)景的性能/功耗等設(shè)計(jì)指標(biāo)優(yōu)化評(píng)估），不作為必選要求。

（一）賽事答疑

1、QQ交流群，群號(hào)：264443932。

本賽道其它未盡事宜，以組委會(huì)后續(xù)補(bǔ)充通知為準(zhǔn)。

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