一，LVDS邏輯電平

LVDS ：低電壓差分信號(hào)（Low-Voltage Differential Signaling）是美國(guó)國(guó)家半導(dǎo)體（National Semiconductor, NS）于1994年提出的一種信號(hào)傳輸模式的電平標(biāo)準(zhǔn)，它采用極低的電壓擺幅高速差動(dòng)傳輸數(shù)據(jù)（采用CMOS 工藝的低電壓差分信號(hào)器件），實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)（或則點(diǎn)對(duì)多：M-LVDS）的連接，具有低功耗、低誤碼率、低串?dāng)_和低輻射等優(yōu)點(diǎn)，已經(jīng)被廣泛應(yīng)用于串行高速數(shù)據(jù)通訊場(chǎng)合當(dāng)，如高速背板、電纜和板到板數(shù)據(jù)傳輸與時(shí)鐘分配，以及PCB內(nèi)的通信鏈路。

LVDS 器件的傳輸機(jī)制是把 TTL 邏輯電平轉(zhuǎn)換成低電壓差分信號(hào)，以便于高速傳輸。與傳統(tǒng)的 ECL邏輯相比，它采用 CMOS 工藝，其電壓擺幅更低（LVDS只有 400mV，ECL 為 800mv），動(dòng)態(tài)功耗更小（輸出電流 35mA，只有 ECL 電路的 1/7），低 EMI，價(jià)格更低，因而在中等頻率（幾百M(fèi)幾GHz）差分信號(hào)應(yīng)用上具有較大的優(yōu)勢(shì)。

——LVDS技術(shù)規(guī)范有兩個(gè)標(biāo)準(zhǔn)，即TIA（電訊工業(yè)聯(lián)盟）/EIA（電子工業(yè)聯(lián)盟）的ANSI/TIA/EIA-644標(biāo)準(zhǔn)（LVDS也稱為RS-644接口）與IEEE 1596.3標(biāo)準(zhǔn)。

1，LVDS基本電路結(jié)構(gòu)

如下圖所示為典型的基本LVDS電路，采用一對(duì)差分信號(hào)線傳輸數(shù)據(jù)；通過(guò)驅(qū)動(dòng)3.5mA的穩(wěn)定電流源，以350mV低振幅（100Ω終端匹配）的差動(dòng)信號(hào)來(lái)高速傳送數(shù)據(jù)。其數(shù)據(jù)傳輸速度在規(guī)格內(nèi)限定最大為655Mbit/秒，但這并不是極限值。通過(guò)各半導(dǎo)體廠商改進(jìn)，可以實(shí)現(xiàn)3Gbit/秒左右的高速傳輸速度。

1. LVDS的輸出端驅(qū)動(dòng)是一個(gè)3.5mA的電流源，并由兩組MOS管（4個(gè)）組成一對(duì)發(fā)送輸出；
2. 當(dāng)A+導(dǎo)通，B-斷開(kāi)時(shí)：

1, 電流從右上角Q2（A+ MOS管）驅(qū)動(dòng)出到藍(lán)色傳輸線，即右上A+ MOS管電流方向是：電流源（Driver）à右上A+ MOS管à藍(lán)色傳輸線à100Ω終端電阻；

2, 左下角Q3（A+ MOS管）驅(qū)動(dòng)接至GND，所以此時(shí)電流從綠色傳輸線通過(guò)左下角Q3流出到GND；左下A+ MOS管電流方向是：GNDà左下A+ MOS管à綠色傳輸線à100Ω終端電阻；

3, 整個(gè)電流通路最終電流在100Ω終端電阻側(cè)導(dǎo)通，并形成輸出電壓：3.5mA *100Ω = 350mV。

——因?yàn)閭鬏斁€提供的100Ω阻抗是交流阻抗（只在信號(hào)邊沿有用的阻抗，忘記的胖友們務(wù)必復(fù)習(xí)《從電感、電容到理想傳輸線》相關(guān)章節(jié)），對(duì)于直流來(lái)說(shuō)是傳輸線是高阻抗，所以終端必須有100Ω端接電阻來(lái)提供信號(hào)固定電平狀態(tài)下的回流，以保證輸出電壓；

——需要再次強(qiáng)調(diào)的是：3.5mA****電流從電源源流出到藍(lán)色傳輸線，和綠色傳輸線3.5mA 電流流入GND ，這兩者同時(shí)發(fā)生的，才能保證信號(hào)邊沿的同步 ；驅(qū)動(dòng)電流的路徑 并非是 ：電流源àQ2à藍(lán)色傳輸線à100Ω終端電阻à綠色傳輸線àQ3àGND（有點(diǎn)違反直覺(jué)哈，胖友們務(wù)必回顧“傳輸線”相關(guān)理論）。

3. 當(dāng)B-導(dǎo)通，A+斷開(kāi)時(shí)：

1, 此時(shí)3.5mA驅(qū)動(dòng)電流從左上角Q1（B- MOS管）流出，并流入綠色傳輸線；

2, 同時(shí)藍(lán)色傳輸線電流流入右下角Q4（B- MOS管）；

——具體電流傳輸?shù)姆较?，如上?/p>

3, 電流通路最終電流還是在100Ω終端電阻側(cè)導(dǎo)通，但是電流方向與“A+導(dǎo)通，B-斷開(kāi)”相反，并形成反向的輸出電壓：-3.5mA *100Ω = -350mV。

4. 最終在輸出端形成 +350mV和-350mV信號(hào)擺幅的差分輸出。

——在一本非常優(yōu)秀的“信號(hào)完整性”相關(guān)書(shū)籍中，作者認(rèn)為L(zhǎng)VDS是偽差分線，因?yàn)閺腖VDS驅(qū)動(dòng)機(jī)制來(lái)說(shuō)，它只需要驅(qū)動(dòng)3.5mA電流流過(guò)終端100Ω電阻形成的壓差來(lái)實(shí)現(xiàn)，似乎并不需要一定是對(duì)耦差分線；但通過(guò)上述兩條傳輸線的電流路徑分析，我覺(jué)得LVDS應(yīng)該是真正的對(duì)耦差分線。

2，LVDS電平分析

LVDS的差分信號(hào)的兩根差分信號(hào)線：正電極信號(hào)（A+）和負(fù)電極信號(hào)（B?）；共模偏置電壓為：1.2V，差模電壓擺幅是：350mV。如果我們用示波器來(lái)測(cè)試信號(hào)波形，并對(duì)兩個(gè)信號(hào)電壓值取差：（A+）?（B?）；那么我們可以得到差分?jǐn)[幅為：-350mV和+350mV。具體波形如下圖所示。

上述波形是理想的情況，如下所示為器件資料（Intel? Stratix? 10 Device）中關(guān)于LVDS相關(guān)參數(shù)的描述；其輸出共模電壓（VOCM）和差模電壓（VOD）的具體規(guī)格如下藍(lán)色框內(nèi)所示；如果要正確接收其它器件發(fā)送過(guò)來(lái)的信號(hào)，必須滿足紅色框內(nèi)關(guān)于輸入共模電壓（VICM(DC)）和差模電壓（VID）的參數(shù)要求。

3，LVDS電平特點(diǎn)

LVDS 的特點(diǎn)是電流驅(qū)動(dòng)模式，低電壓擺幅 350mV 可以提供更高的信號(hào)傳輸速率，使用差分傳輸?shù)姆绞娇梢詼p小信號(hào)和噪聲的EMI輻射：

1. 輸出電平切換不需要設(shè)計(jì)類似TTL/CMOS的“死區(qū)時(shí)間”，可以支持更高速率；

——由于是電流驅(qū)動(dòng)，所以不需要防備電壓源直接接地的風(fēng)險(xiǎn)。

2. 低輸出電壓擺幅（350mV）)：

1, 可以支持更高速率（1Gbps以上），具體支持速率對(duì)比如左下圖所示；

2, 功耗消耗更低（如右下圖所示），內(nèi)部散熱更小，有助于提供芯片集成度。

3. 低EMI電磁輻射：

1, 低的信號(hào)邊緣變化率：dV/dt = 0.350V/0.5ns = 0.7V/ns；

——如下圖所示，雖然速率高（ps級(jí)別），但是由于擺渡小所以邊沿變化率要求不高。

2, 耦合差分信號(hào)線的電磁干擾相互抵銷，對(duì)外輻射??；

3, 耦合差分信號(hào)線抗電磁干擾性強(qiáng)。

4. 允許輸入的共模電壓范圍大，支持1V的共模偏置電壓差（如上圖所示）；
5. 傳輸線匹配簡(jiǎn)單。

——無(wú)論是使用電纜還是PCB走線，LVDS的高速信號(hào)傳輸都必須考慮阻抗匹配問(wèn)題：阻抗不連續(xù)或終端不匹配會(huì)影響傳輸信號(hào)；所以需要控制傳輸線阻抗，并保證合適的端接。

1, 對(duì)于點(diǎn)到點(diǎn)的鏈路（LVDS），如下圖所示，只需要使用100Ω端接在距離驅(qū)動(dòng)器最遠(yuǎn)處；

——如果輸出端和輸入端共模偏置電壓不匹配（或考慮上電時(shí)序的漏電影響），則需串接100nF電容器進(jìn)行AC耦合，AC耦合電容器對(duì)信號(hào)傳輸影響不大（相當(dāng)于短路，胖友們可以動(dòng)手算一算：100nF電容器在100MHz頻率時(shí)的阻抗是多少~）。

2, 對(duì)于多分支總線（M-LVDS），如果驅(qū)動(dòng)器在總線的一端，則可采用相同的端接方法（即，在距離驅(qū)動(dòng)器最遠(yuǎn)端端接100Ω電阻，如下圖所示）；否則需要端接總線的兩端。

——M-LVDS可以實(shí)現(xiàn)點(diǎn)對(duì)多，而且長(zhǎng)距離的傳輸（如下左圖所示），與RS-485總線的應(yīng)用有明顯重疊；兩者參數(shù)對(duì)比如下右圖所示，有興趣的胖友可以自行學(xué)習(xí)；本章不對(duì)M-LVDS和RS-485展開(kāi)分析。

3, 如下圖所示，還有一種多點(diǎn)拓?fù)涫牵骸鞍腚p工”拓?fù)?；它由兩個(gè)驅(qū)動(dòng)/接收對(duì)組成，在單個(gè)互連上傳輸和接收兩個(gè)點(diǎn)之間的信號(hào)。

4，LVDS電路設(shè)計(jì)

對(duì)于LVDS PCB的設(shè)計(jì)來(lái)說(shuō)，不論LVDS信號(hào)對(duì)數(shù)量是多少，都建議使用多層板，最少四層設(shè)置： LVDS、GROUND、POWER、TTL。

1. 對(duì) LVDS 信號(hào)和其它信號(hào)（舉個(gè)栗子，TTL 信號(hào)；避免受到干擾），最好能使用不同的走線層，如果因?yàn)樵O(shè)計(jì)限制必須使用同一層走線，LVDS 和 TTL 的距離應(yīng)該足夠遠(yuǎn)，至少應(yīng)該大于 3~5 倍差分線間距；
2. 保證收發(fā)器到接插件的距離足夠短，防止由于 Stub 線過(guò)長(zhǎng)引起信號(hào)的崎變，一般要求距離小于 10mm；
3. 對(duì)收發(fā)器的電源使用濾波電容，濾波電容的位置應(yīng)該盡量靠近電源和地管腳，濾波電容其的容值參照器件手冊(cè)；

——如果沒(méi)有推薦濾波電容器值，那么可以按照1個(gè)uF級(jí)電容（舉個(gè)栗子：10uF）+每個(gè)管腳1個(gè)100nF電容的經(jīng)驗(yàn)值進(jìn)行設(shè)計(jì)。

4. 對(duì)電源和地管腳與參考平面的連接應(yīng)該使用短和粗的連線連接，同時(shí)使用多點(diǎn)連接；

——參考《電源完整性》相關(guān)章節(jié)，主要為了減小寄生電感。

5. 對(duì)走線的阻抗要求進(jìn)行控制，一般差分阻抗控制在 100 歐姆；

——匹配電阻的阻值可以進(jìn)行調(diào)整，根據(jù)差分線阻抗和輸出差模電壓范圍來(lái)決定。

6. 對(duì)走線方式的選擇沒(méi)有限制，微帶線和帶狀線均可，但是必須注意有良好的參考平面。對(duì)不同差分線之間的間距要求間隔不能太小，至少應(yīng)該大于 3~5 倍差分線間距；
7. 對(duì)接收端的匹配電阻到接收管腳的距離要盡量的靠近（一般小于 7mm，最大不能超過(guò) 12mm）； 未使用的輸入管腳可以懸空，如下圖所示；

8. LVDS 在電纜中的使用同在 PCB 中的使用方式并無(wú)大的差別，需要注意在不同電纜中 LVDS 差分信號(hào)需要不同的排布方式，如下圖所示；

——電纜本身的插損需要滿足支持該頻率高速信號(hào)傳輸，舉個(gè)栗子：屏蔽雙絞線比較適合作為 LVDS 傳輸?shù)慕橘|(zhì)，CAT3 電纜可以傳輸 5m，CAT5 電纜可以傳輸更遠(yuǎn)距離的 LVDS 信號(hào)。

二，CML邏輯電平

CML：電流模式邏輯（即Current Mode Logic），電路主要靠電流驅(qū)動(dòng)，也是所有高速數(shù)據(jù)接口形式中最簡(jiǎn)單的一種，它的輸入與輸出的匹配集成在芯片內(nèi)部，基本不需要外部端接，從而使單板硬件設(shè)計(jì)更簡(jiǎn)單、更簡(jiǎn)潔。由于CML電路內(nèi)部三極管同ECL一樣工作在非飽和狀態(tài)，邏輯翻轉(zhuǎn)速率極高，相比于LVDS要快很多；所以CML電平一般被用于高速SerDes鏈路（舉個(gè)栗子：光模塊接口SerDes總線）。

從標(biāo)準(zhǔn)規(guī)范來(lái)說(shuō)，CML電平也沒(méi)有統(tǒng)一的國(guó)際標(biāo)準(zhǔn)。

——ECL，CML都沒(méi)有統(tǒng)一的國(guó)際標(biāo)準(zhǔn)，只有LVDS有國(guó)際標(biāo)準(zhǔn)，所以電平互連上需要特別注意檢查是否匹配。

1，CML基本電路結(jié)構(gòu)

CML電路如下圖所示分為：本級(jí)輸入和本級(jí)輸出兩部分；

1. 輸入電路是一對(duì)射極跟隨器后跟一個(gè)差分放大器：射極跟隨器起到隔離，增加驅(qū)動(dòng)能力的作用，上拉的50Ω電阻是為了保證與前級(jí)輸出電路形成阻抗匹配；
2. 當(dāng)輸入為高電平時(shí)，即T3管為N端，T4管為P端，當(dāng)P大于N時(shí)即輸入為高電平：當(dāng)接收為高電平時(shí)T5導(dǎo)通、T6截止，16mA電流均從T5流過(guò)，此時(shí)CML輸出為低電平；

——當(dāng)輸入為低時(shí)情況類似，所以CML輸入輸出存在倒相的關(guān)系。

3. 輸出電路是一個(gè)差分對(duì)，如上圖“本級(jí)輸出”所示：該差分對(duì)的集電極電阻為50Ω，輸出信號(hào)的高低電平切換是通過(guò)共發(fā)射極差分對(duì)的開(kāi)關(guān)控制的，差分對(duì)的發(fā)射極到地的恒流源典型值為16mA；

1, 當(dāng)CML輸出直流耦合至50Ω上拉電阻負(fù)載時(shí)（如下左圖R1、R3和R2、R4同時(shí)上拉50Ω），所以輸出端差分對(duì)中的三極管T1和T2同時(shí)只能導(dǎo)通一個(gè)；

（1）首先進(jìn)行靜態(tài)分析：由于T1、T2參數(shù)對(duì)稱，故16mA電流平均流過(guò)T1、T2，每個(gè)管流過(guò)8mA的電流，分到R1~R4四個(gè)電阻上，每個(gè)電阻流過(guò)的電流為4mA，所以直流耦合時(shí)的共模電壓為：Vc = Vcc – 4mA*50Ω = Vcc -0.2V；

（2）當(dāng)有差模電壓輸入時(shí)：T1、T2只會(huì)導(dǎo)通一個(gè)（以T1導(dǎo)通為例），16mA電流由R1、R3一起提供，每個(gè)電阻提供8mA電流，因此單端擺幅為：Vswing = 8mA * 50Ω = 0.4V；

——當(dāng)負(fù)載為50Ω上拉電阻時(shí)，輸出信號(hào)線上總共上拉電阻為50Ω//50Ω = 25Ω，所以計(jì)算導(dǎo)通三極管的集電極電阻上的壓降為：16mA*25Ω = 0.4V。

（3）如上可知共模電壓為：Vcc-0.2V，而差模電壓為：0.4V，所以CML單端輸出信號(hào)為以Vcc-0.2V為中心，擺幅為0.4V的信號(hào)，即單端信號(hào)擺幅為：Vcc~(Vcc-0.4V)，其輸出波形如下左圖所示；

——在這種情況下差分輸出信號(hào)擺幅為800mV：差分電壓分別為-400mV和+400mV，擺幅為它們之和。

2, 當(dāng)CML輸出交流耦合至50Ω上拉電阻負(fù)載時(shí)（如下左圖R1、R3和R2、R4同時(shí)上拉50Ω），所以同樣輸出端差分對(duì)中的三極管T1和T2同時(shí)只能導(dǎo)通一個(gè)；

（1）首先進(jìn)行靜態(tài)分析：由于電容器的隔直作用，R3和R4不能向T1、T2提供直流電流，因此16mA電流平均流過(guò)R1、R2，每個(gè)電阻流過(guò)8mA的電流，所以交流耦合時(shí)的共模電壓為：Vc = Vcc – 8mA*50Ω = Vcc -0.4V；

（2）當(dāng)有差模電壓輸入時(shí)（同直流耦合一樣）：T1、T2只會(huì)導(dǎo)通一個(gè)（以T1導(dǎo)通為例），16mA電流由R1、R3一起提供，每個(gè)電阻提供8mA電流，因此單端擺幅為：Vswing = 8mA * 50Ω = 0.4V；

（3）如上可知共模電壓為：Vcc-0.4V，而差模電壓為：0.4V，所以CML單端輸出信號(hào)為以Vcc-0.4V為中心，擺幅為0.4V的信號(hào)，即單端信號(hào)擺幅為：(Vcc-0.2)~(Vcc-0.6V)，其輸出波形如下右圖所示。

——在這種情況下差分輸出信號(hào)擺幅同樣是800mV：差分電壓分別為-400mV和+400mV，擺幅為它們之和。

2，CML電平分析和匹配

上一節(jié)我們已經(jīng)從理論層面了解了CML電平的理想電壓值，如下圖所示為Maxim MAX3831器件的CML電平規(guī)格；除了有對(duì)單端、差分信號(hào)的具體定義之外，還有對(duì)阻抗進(jìn)行了定義（精度15%），CML邏輯電路無(wú)需外部提供電路阻抗匹配（只需直連或AC耦合直連），這是因?yàn)镃ML輸入端內(nèi)部電路已經(jīng)做了終端并聯(lián)匹配：?jiǎn)味溯斎?0Ω上拉至Vcc；那么我們就知道差分信號(hào)線之間的阻抗為100Ω。所以在傳輸線設(shè)計(jì)時(shí)需保證：?jiǎn)味?0Ω，差分100Ω的傳輸線阻抗設(shè)計(jì)（松耦合差分線）。

——終端并聯(lián)匹配是否必須要接至GND？單端50Ω時(shí)差分就必然是100Ω么（單端阻抗與差分阻抗是否有關(guān)系）？或則說(shuō)什么情況下單端50Ω，差分會(huì)小于100Ω？關(guān)于這些問(wèn)題，忘記的胖友們請(qǐng)繼續(xù)復(fù)習(xí)《從電感、電容到理想傳輸線》和《特殊的串?dāng)_-差分信號(hào)》相關(guān)章節(jié)，相信能給你個(gè)滿意的答案。

由于CML電平?jīng)]有任何標(biāo)準(zhǔn)，從而出現(xiàn)了很多供應(yīng)商自行制定的規(guī)范，因此胖友們?cè)谑褂肅ML電平時(shí)一定要仔細(xì)查閱芯片手冊(cè)（后續(xù)在《硬件開(kāi)發(fā)流程基礎(chǔ)：詳細(xì)設(shè)計(jì)》相關(guān)專題中會(huì)介紹，如何保證單板上各器件之間的電平匹配）。

說(shuō)到這里，突然想起一個(gè)事情來(lái)：我最早接觸高速串行鏈路時(shí)會(huì)將SerDes和CML/LVPECL/LVDS邏輯電平的概念搞混掉。我們?cè)谑褂么墟溌窌r(shí)，經(jīng)常會(huì)用SerDes指代高速串行鏈路，但SerDes卻并非是邏輯電平的概念，比邏輯電平（純物理接口）的層次更高一些，因?yàn)樗宋锢韺拥牟糠謪f(xié)議。舉個(gè)栗子：你可以說(shuō)這條SerDes鏈路是基于CML邏輯電平的。

4，CML電平特點(diǎn)

1. CML電路輸出晶體管工作在放大區(qū)域（同ECL一樣），所以CML信號(hào)比采用飽和狀態(tài)操作的CMOS、LVDS信號(hào)擁有更快的開(kāi)關(guān)速度；
2. CML輸出電路中的恒流源具有較小的開(kāi)關(guān)噪聲，信號(hào)的上升時(shí)間和下降時(shí)間小，因此CML理論極限速度可達(dá)10Gbit/s以上；如下圖所示為：LVPECL、LVDS和CML三種邏輯電路功耗及速度比較示意圖；

3. 低功耗（差分輸出信號(hào)擺幅約為800mV，略低于LVPECL）；
4. 電路簡(jiǎn)單，幾乎不需要外圍器件。

5，CML電路設(shè)計(jì)

CML電路設(shè)計(jì)規(guī)則，參考LVDS電路設(shè)計(jì)要求。如上很多針對(duì)高速鏈路的設(shè)計(jì)要求是通用的。

寫(xiě)在最后

本章又介紹了兩個(gè)重量級(jí)的電平標(biāo)準(zhǔn)：LVDS和CML；加上之前的TTL/CMOS和LVPECL，這是本人接觸最多的邏輯電平；這些電平在數(shù)字電路中使用相對(duì)比較多。我記得很久之前，還接觸過(guò)HSTL，HCSL等等一些高速邏輯電平，還有用于DDR的SSTL。下一章我們做簡(jiǎn)單的介紹。