AT32講堂053 | 雅特力AT32F421時鐘配置

簡介

時鐘是芯片正確高效運(yùn)行的基礎(chǔ)，正確的時鐘配置是芯片能正確運(yùn)行的必要條件，其重要性不言而喻。AT32各系列產(chǎn)品的時鐘配置部分可能存在細(xì)微的差異和需要注意的事項(xiàng)，本文檔就著重針對各系列的情況來詳細(xì)介紹如何結(jié)合雅特力提供的V2.x.x的板級支持包（BSP）來配置時鐘。以下介紹時鐘配置的方法主要分兩種：1、以手動編寫代碼調(diào)用BSP中提供的驅(qū)動函數(shù)接口來進(jìn)行時鐘配置。2、采用時鐘工具來配置并生成相應(yīng)的源碼文件。

時鐘樹

在進(jìn)行時鐘配置之前，應(yīng)充分了解對應(yīng)芯片的時鐘樹結(jié)構(gòu)，這樣在進(jìn)行時鐘配置時才會游刃有余。對于系統(tǒng)時鐘頻率及路徑的配置我們需要關(guān)注時鐘源、倍頻及系統(tǒng)時鐘部分。類似如下圖：圖1. 時鐘框圖可由圖中得到以下幾個關(guān)鍵信息：1) SCLKSEL：系統(tǒng)時鐘可以由HEXT、PLLCLK、HICK三大時鐘源提供。2) HEXT：HEXT是外部高速時鐘，其可以外接范圍是4~25 MHz的晶振或時鐘源。3) HICK：HICK RC是內(nèi)部高速振蕩器，頻率為48 MHz。HICK時鐘由內(nèi)部振蕩器給出，但在初始情況下由HICKDIV控制并默認(rèn)6分頻后為8 MHz，亦可配置為不分頻，保持48 MHz的頻率。4) PLLCLK：PLL時鐘=PLL輸入時鐘*PLL倍頻系數(shù)。5) PLL輸入時鐘：PLL的輸入時鐘由PLLRCS及PLLHEXTDIV共同決定，其細(xì)分可分為三個來源：HICK 4MHz、HEXT和HEXTDIV，HEXTDIV由HEXT時鐘2分頻。

代碼配置解析

以下將以庫函數(shù)接口為核心來對時鐘配置流程和方法進(jìn)行說明。

函數(shù)接口

各系列產(chǎn)品對應(yīng)提供的BSP中對硬件的時鐘設(shè)置部分已封裝好接口函數(shù)以供調(diào)用，以下羅列出時鐘配置常用的函數(shù)接口，各函數(shù)的具體參數(shù)及返回值類型等請參考at32f421_crm.c/.h文件。

時鐘配置流程

按常規(guī)應(yīng)用來講解時鐘配置流程，其內(nèi)容可大致分為如下步驟：圖2. 時鐘配置流程圖復(fù)位（CRM Reset）首先按規(guī)范流程應(yīng)復(fù)位CRM配置參數(shù)，其主要是將系統(tǒng)時鐘切換到HICK，其余的系統(tǒng)時鐘配置寄存器寫入默認(rèn)值，待后續(xù)進(jìn)行新配置參數(shù)的寫入。函數(shù)調(diào)用的代碼實(shí)現(xiàn)如下：Flash等待周期（Set Flash Wait Cycle）AT32F421片上采用的是嵌入式Flash，當(dāng)運(yùn)行在不同的主頻下時需對應(yīng)設(shè)定Flash等待周期。flash等待周期與運(yùn)行主頻關(guān)系如下：函數(shù)調(diào)用的代碼實(shí)現(xiàn)如下：

時鐘源配置（Clock Source Configuration）與系統(tǒng)時鐘相關(guān)的高速時鐘源主要包括HEXT和HICK，PLL也是使用以上時鐘源來進(jìn)行倍頻。需要在配置使能PLL前將所使用的PLL參考時鐘源開啟并等待其穩(wěn)定。

• HEXT

外部高速時鐘如采用外接有源時鐘的方式時，可開啟旁路模式來進(jìn)行使用，采用晶振時，不能開啟旁路模式，旁路模式應(yīng)在外部高速時鐘源使能前進(jìn)行設(shè)定，其默認(rèn)情況為關(guān)閉。旁路模式使能代碼實(shí)現(xiàn)如下：使能HEXT時鐘源并等待HEXT時鐘穩(wěn)定，代碼實(shí)現(xiàn)如下：

• HICK

內(nèi)部高速時鐘是由芯片內(nèi)部振蕩器提供，使能HICK時鐘源并等待HICK時鐘穩(wěn)定，代碼實(shí)現(xiàn)如下：PLL配置（PLL Configuration）PLL配置主要包括：PLL時鐘源、PLL倍頻系數(shù)、PLL倍頻頻率范圍等的設(shè)置。倍頻時鐘公式為：PLLCLK=PLL輸入時鐘*PLL倍頻系數(shù)。

• PLL時鐘源

PLL時鐘源細(xì)分有三個來源：1、HICK（4 MHz），2、HEXT，3、HEXT分頻時鐘，PLL時鐘源應(yīng)在PLL配置使能前開啟并等待穩(wěn)定。以上PLL時鐘源在crm_pll_config函數(shù)中對應(yīng)的參數(shù)定義如下：當(dāng)選擇PLL時鐘源為CRM_PLL_SOURCE_HEXT_DIV時，HEXT的分頻系數(shù)默認(rèn)為2分頻。

• PLL倍頻系數(shù)

倍頻系數(shù)為2~64倍可選，但應(yīng)該注意最高主頻限制，以此按實(shí)際情況來合適選擇倍頻系數(shù)，如8倍頻使用參數(shù)CRM_PLL_MULT_8。當(dāng)PLL參數(shù)設(shè)置完成后，即可開啟PLL并等待PLL穩(wěn)定。示例：外部時鐘晶振8MHz，采用HEXT2分頻時鐘作為PLL時鐘源，PLLCLK倍頻到120 MHz的代碼實(shí)現(xiàn)如下：總線分頻（Set Bus Frequency Division）總線分頻包含SCLK到AHBCLK分頻、AHBCLK到APB1CLK分頻、AHBCLK到APB2CLK分頻。AHB總線1分頻、APB1/APB2總線2分頻的代碼實(shí)現(xiàn)如下：切換系統(tǒng)時鐘（Switch System Clock）系統(tǒng)時鐘來源主要有三個：HICK、HEXT、PLLCLK。在切換系統(tǒng)時鐘到如上時鐘源時應(yīng)提前確保對應(yīng)時鐘源已穩(wěn)定。

• 順滑模式

時鐘順滑模式是為了確保整個系統(tǒng)時鐘切換過程的穩(wěn)定而設(shè)計(jì)，當(dāng)即將切換為系統(tǒng)時鐘的目標(biāo)時鐘頻率大于108 MHz時應(yīng)開啟時鐘順滑模式，所以其主要應(yīng)用對象為PLLCLK用作系統(tǒng)時鐘時的場景。通常使用方法是在系統(tǒng)時鐘切換前開始，切換成功后關(guān)閉。代碼實(shí)現(xiàn)如下：

• HICK系統(tǒng)時鐘

內(nèi)部高速時鐘在系統(tǒng)復(fù)位重新運(yùn)行時默認(rèn)作為系統(tǒng)時鐘，后期代碼進(jìn)行設(shè)定時，可有兩種頻率值來進(jìn)行設(shè)定（8 MHz和48 MHz）。如圖1所述HICK默認(rèn)情況下用的是8MHz，可配置為48 MHz。HICK 8 MHz用作系統(tǒng)時鐘的代碼實(shí)現(xiàn)如下：HICK 48 MHz用作系統(tǒng)時鐘的代碼實(shí)現(xiàn)如下：

• HEXT系統(tǒng)時鐘

外部高速時鐘用作系統(tǒng)時鐘時，其系統(tǒng)時鐘頻率以實(shí)際使用的外部時鐘頻率為準(zhǔn)，范圍為4~25 MHz。HEXT用作系統(tǒng)時鐘的代碼實(shí)現(xiàn)如下：

• PLLCLK系統(tǒng)時鐘

PLLCLK用作系統(tǒng)時鐘時，其系統(tǒng)時鐘頻率以實(shí)際的PLL倍頻結(jié)果為準(zhǔn)。其最高頻率應(yīng)滿足芯片規(guī)格為基礎(chǔ)。PLLCLK用作系統(tǒng)時鐘的代碼實(shí)現(xiàn)如下：更新核心頻率（Update Core Frequency）提供的BSP中，其代碼框架內(nèi)保留了一個表示系統(tǒng)核心頻率的參數(shù)值system_core_clock，其保存的是CPU核心的運(yùn)行頻率值，應(yīng)該在每次系統(tǒng)時鐘配置完成后來進(jìn)行更新。為的是在整個代碼框架下，各外設(shè)驅(qū)動的頻率配置能很快獲取到當(dāng)前核心運(yùn)行頻率值并使用。代碼實(shí)現(xiàn)如下：

時鐘配置示例

以下將以完整的時鐘配置流程來進(jìn)行說明，示例：由8 MHz外部時鐘晶振作為時鐘源，其2分頻路徑經(jīng)PLL倍頻到120 MHz并用做系統(tǒng)時鐘，AHB采用1分頻，APB1/APB2采用1分頻。函數(shù)system_clock_config代碼實(shí)現(xiàn)如下：

時鐘工具

時鐘配置工具是雅特力科技為方便對AT32系列MCU進(jìn)行時鐘配置而開發(fā)的一個圖形化配置工具，其主旨是使用戶清晰了解時鐘路徑和配置出期望的時鐘頻率并生成源碼文件。

環(huán)境要求

• 軟件要求

需要Windows7及以上操作系統(tǒng)支持。

安裝

• 軟件安裝

本軟件不需要安裝，只需直接運(yùn)行可執(zhí)行程序AT32_New_Clock_Configuration.exe。

功能介紹

本章節(jié)將介紹此工具的基本操作，其主要的啟動界面和配置界面如下所示圖3. 啟動界面圖4. 配置界面

菜單欄

菜單欄內(nèi)容如圖所示：圖5. 菜單欄

• “項(xiàng)目”（Project）菜單：

新建：新建時鐘配置項(xiàng)目

打開：打開已存在的配置項(xiàng)目

保存：保存已打開的配置項(xiàng)目

• “語言”（Language）菜單：

English：選擇English作為顯示語言

簡體中文：選擇簡體中文作為顯示語言

• “生成代碼”（General code）菜單：

當(dāng)在對應(yīng)型號的操作配置界面將所期望的時鐘路徑和時鐘頻率配置完成之后，可點(diǎn)擊“生成代碼”菜單來選擇源碼文件的存儲路徑并生成相應(yīng)的源碼文件。

• “幫助”（Help）菜單：

新版本下載：聯(lián)網(wǎng)進(jìn)行新版本下載

版本：查看當(dāng)前版本

新建配置項(xiàng)目

雙擊打開時鐘配置工具，可看到圖示的啟動界面，可點(diǎn)擊“項(xiàng)目”菜單-->“新建”，進(jìn)行配置項(xiàng)目的新建，在新建配置項(xiàng)目的過程中需要對芯片的系列所屬進(jìn)行選擇，操作方法如下圖所示圖6. MCU選擇界面MCU系列的選擇，可點(diǎn)擊下拉框來進(jìn)行選擇，當(dāng)選擇好MCU后點(diǎn)擊“確定”可進(jìn)入到時鐘配置界面。

配置界面的使用

配置界面主要用來進(jìn)行時鐘路徑及參數(shù)的配置，以下的介紹將以 AT32F421 系列作為示例來展開進(jìn)行，其余系列的配置方法與此類似。整個配置界面主要可以分為四個大塊，如下圖所示圖7. 配置界面框架

1. 標(biāo)題部分：用于展示當(dāng)前配置項(xiàng)目所選擇的MCU系列。2. 配置部分：用于對時鐘路徑和時鐘參數(shù)進(jìn)行選擇和配置，以達(dá)到期望的應(yīng)用需求。3. 輸出部分：用于時鐘輸出（CLKOUT）的配置。4. 在SCLK欄也可在選中PLL為系統(tǒng)時鐘時作為輸入框，可輸入期望的系統(tǒng)時鐘頻率來反向自動配置出倍頻參數(shù)。5. 結(jié)果部分：用于顯示當(dāng)前外設(shè)所使用的時鐘頻率及總線上的外設(shè)。接下來就著重介紹一下配置部分的使用。配置部分的流程界面是對應(yīng)著MCU時鐘樹來進(jìn)行的，各系列MCU的此部分可能存在著差異，但使用方式大同小異。時鐘路徑的配置可按流程對各開關(guān)進(jìn)行點(diǎn)選來進(jìn)行選擇，配置部分如下圖所示，將逐個流程點(diǎn)的功能及其注意事項(xiàng)進(jìn)行介紹。圖8. 時鐘配置框1.?ertc使能：ertc時鐘代碼配置的使能下拉框。2. ertcsel：點(diǎn)選框，ertc時鐘源選擇。當(dāng)ertc使能開啟后，此點(diǎn)選框可配置。3. lext bypass：外部低速時鐘的旁路使能。4. hext：此為輸入框，8 MHz為所采用外部時鐘源的默認(rèn)頻率，用戶可根據(jù)實(shí)際使用的外部時鐘源頻率進(jìn)行修改。（注：此8 MHz被修改為其他頻率值時，對應(yīng)的BSP中demo目錄下的inc/at32f421_conf.h文件內(nèi)的HEXT_VALUE宏定義也應(yīng)該一致修改，也可以采用工具生成的at32f421_conf.h文件來進(jìn)行使用）。5. hext bypass：高速外部時鐘的旁路使能。6. pllhextdiv：點(diǎn)選框，當(dāng)HEXT作為PLL時鐘源時，可配置輸入頻率為HEXT分頻或HEXT不分頻。7. pllrcs：點(diǎn)選框，可配置PLL時鐘源為HEXT或HICK。8. pll_mode：下拉框，可選擇PLL的配置模式（normal或flexible）9. 倍頻系數(shù)：選擇normal模式時使用PLL_MULT參數(shù)進(jìn)行倍頻，計(jì)算公式為：PLLCLK=PLL輸入時鐘*PLL_MULT，選擇flexible模式時使用PLL_MS、PLL_NS和PLL_FR參數(shù)進(jìn)行倍頻，計(jì)算公式為：PLLCLK=PLL輸入時鐘/PLL_MS*PLL_NS/PLL_FR。為了用戶的使用方便，在選定PLL輸入時鐘源后，結(jié)果部分的sclk框中輸入目標(biāo)時鐘并按下鍵盤“Enter”鍵，會自動計(jì)算一組倍頻參數(shù)以滿足用戶期望或相近的時鐘頻率。10. sclk select：點(diǎn)選框，可配置HEXT、PLL或HICK作為系統(tǒng)時鐘。11. sclk頻率：當(dāng)采用正向配置時，此作為系統(tǒng)時鐘頻率的配置結(jié)果顯示，當(dāng)將其用作輸入框時，輸入期望的頻率后點(diǎn)擊回車鍵，會根據(jù)此輸入值反向計(jì)算一組合適的或最接近期望值的PLL配置參數(shù)。12. hick to sclk：點(diǎn)選框，當(dāng)sclk select選擇HICK作為系統(tǒng)時鐘時，可配置HICK的8 MHz或48?MHz到系統(tǒng)時鐘（注：當(dāng)選擇48 MHz HICK到系統(tǒng)時鐘后，CLKOUT輸出HICK時的頻率也為48 MHz）

生成代碼

當(dāng)時鐘配置完成后，可點(diǎn)擊生成代碼，然后選擇代碼生成的路徑并確認(rèn)，最后會在所選目錄下生成兩個文件夾inc和src，源文件存放在src文件夾下，頭文件存放在inc文件夾下。這些文件可結(jié)合到BSP_V2.x.x內(nèi)的工程來進(jìn)行使用?？梢圆捎眯律傻臅r鐘代碼文件（at32f4xx_clock.c/at32f4xx_clock.h/at32f4xx_conf.h）將原BSP demo中的對應(yīng)文件替換，在main函數(shù)中進(jìn)行system_clock_config函數(shù)調(diào)用即可。

注意事項(xiàng)

外部時鐘源(HEXT)修改

因本文檔所示例的demo和配置工具都默認(rèn)采用的8 MHz外部時鐘頻率，當(dāng)實(shí)際硬件使用的外部時鐘源是非8 MHz頻率時需注意以下幾點(diǎn)。

• 代碼修改

1、以實(shí)際的外部時鐘頻率按文中時鐘配置流程章節(jié)所描述的時鐘配置流程及方法來編寫相應(yīng)的代碼，配置出期望的時鐘配置及時鐘路徑。2、 修改對應(yīng)demo工程中at32f4xx_conf.h文件的HEXT_VALUE值，以實(shí)際使用的外部時鐘源頻率值來進(jìn)行修改。如實(shí)際外部高速時鐘使用12.288 MHz的晶振或時鐘源時，at32f4xx_conf.h文件應(yīng)修改如下：

• 工具修改

1、在時鐘配置工具中的HEXT輸入框內(nèi)填入外部時鐘源實(shí)際頻率值并按“Enter”鍵確認(rèn)。2、配置好所需的時鐘路徑及時鐘頻率，生成代碼。采用新生成的時鐘代碼文件（at32f4xx_clock.c/at32f4xx_clock.h/at32f4xx_conf.h）將原BSP demo中的對應(yīng)文件替換或取其中函數(shù)內(nèi)容進(jìn)行替換，在main函數(shù)中進(jìn)行system_clock_config函數(shù)調(diào)用即可。

工具使用

在使用本時鐘配置工具時需注意：1. 此工具生成的時鐘配置源碼文件需結(jié)合雅特力科技提供的BSP_V2.x.x進(jìn)行使用。2. 不同系列所生成的時鐘配置源碼文件不能型號混用，只能在相對應(yīng)的工程項(xiàng)目中進(jìn)行調(diào)用。3. 配置工具中各輸入框參數(shù)修改后，請以“Enter”鍵結(jié)束。PS. 案例介紹可點(diǎn)擊文末”閱讀原文”查看關(guān)于雅特力雅特力科技于2016年成立，是一家致力于推動全球市場32位微控制器(MCU)創(chuàng)新趨勢的芯片設(shè)計(jì)公司，擁有領(lǐng)先高端芯片研發(fā)技術(shù)、完整的硅智財(cái)庫及專業(yè)靈活的整合經(jīng)驗(yàn)，分別在重慶、深圳、蘇州、上海、臺灣設(shè)有研發(fā)、銷售及技術(shù)支持分部。

雅特力堅(jiān)持自主研發(fā)，以科技創(chuàng)新引領(lǐng)智慧未來，專注于ARM Cortex-M4/M0+的32位微控制器研發(fā)與創(chuàng)新，提供高效能、高可靠性且具有競爭力的產(chǎn)品。全系列產(chǎn)品采用55nm先進(jìn)工藝，通過ISO 9001質(zhì)量管理體系認(rèn)證，締造M4業(yè)界最高主頻288MHz運(yùn)算效能。自2018年正式對外銷售至今，累積了相當(dāng)多元的終端產(chǎn)品成功案例，廣泛地覆蓋工控、電機(jī)、車載、消費(fèi)、商務(wù)、5G及物聯(lián)網(wǎng)等領(lǐng)域，助力客戶實(shí)現(xiàn)產(chǎn)業(yè)升級。同時與21ic、立創(chuàng)商城等眾多第三方平臺建立合作關(guān)系，布局天貓線上零售渠道，以帶動在地研發(fā)動能，提供及時恰當(dāng)?shù)姆?wù)與技術(shù)支持，共同打造國內(nèi)一流產(chǎn)業(yè)生態(tài)系!