技術(shù)資訊 | 如何減少電容性耦合

本文要點(diǎn)

了解電容性耦合的基本原理。

了解電容性耦合的利與弊。

了解關(guān)于減少電容性耦合的技巧。

如果教室里有兩個(gè)愛說話的小朋友怎么辦？當(dāng)然是讓他們的座位離得盡量遠(yuǎn)一些，這樣才能保證課堂秩序和教學(xué)效率。

這一原則同樣適用于 PCB 中的嘈雜走線，本文將探討電容性耦合的基礎(chǔ)知識，并學(xué)習(xí)如何有效地減少電容性耦合以避免串?dāng)_。

什么是電容性耦合

如果熟悉電容器的工作原理，那么電容性耦合很容易理解。讓我們簡單復(fù)習(xí)一下相關(guān)知識：

電容器由兩個(gè)被絕緣體隔開的導(dǎo)電終端組成。當(dāng)其中一個(gè)終端達(dá)到比另一個(gè)更高的電壓電位時(shí)，電荷就會在終端之間積累。當(dāng)電壓從終端移除時(shí)，電容器以電流的形式釋放電荷。

電容性耦合是指兩個(gè)由絕緣體隔開的導(dǎo)體之間的電能轉(zhuǎn)移。

由于具有這樣的行為特征，電容器隔斷直流 (DC)，但成為交流(AC) 的低阻抗路徑。在 PCB 中，存在各種元件可以形成一個(gè)虛擬電容器，并允許電能在其間轉(zhuǎn)移。

電容性耦合，也被稱為靜電耦合，是能量在被絕緣體隔開的導(dǎo)電元件之間移動的方式。例如，如果兩條銅走線擺放得很近，電容性耦合將導(dǎo)致一條走線上的電能轉(zhuǎn)移到另一條走線上。

接下來，我們將仔細(xì)分析這種電能轉(zhuǎn)移的利與弊——具體取決于設(shè)計(jì)目標(biāo)。

電容性耦合的利與弊

往好的方面看，一個(gè)愛說話的孩子可能成長為未來的領(lǐng)袖、辯論家或是律師。同樣，電容性耦合有利也有弊，這取決于具體的情況。

電容性耦合經(jīng)常導(dǎo)致電子器件中出現(xiàn)串?dāng)_。

應(yīng)用于電子領(lǐng)域，電容性耦合原理讓很多現(xiàn)代設(shè)備得以誕生，如觸控面板和電容感應(yīng)按鈕。這些設(shè)備會檢測電容并將測量到的電容變化轉(zhuǎn)化為用戶輸入。

然而，由不良電容或寄生電容導(dǎo)致的電容性耦合會破壞電路的性能。電容性耦合會導(dǎo)致串?dāng)_，即一個(gè)導(dǎo)體的信號被耦合到相鄰的導(dǎo)體。

例如，如果 SPI（serial peripheral interface，即串行外設(shè)接口）數(shù)據(jù)靠近一個(gè)模擬信號，后者會接收到 SPI 傳輸?shù)奈⑷趺}沖。相互間的電容性耦合也可能發(fā)生在兩條傳輸高速信號的線路之間，損害兩個(gè)信號的完整性。這樣一來，兩個(gè)信號的接收端會出現(xiàn)很高的錯(cuò)誤率。

如何減少電容性耦合

電容性耦合的影響會在 PCB 運(yùn)行時(shí)顯現(xiàn)。此時(shí)已經(jīng)為時(shí)已晚，沒有辦法減輕它的影響了。因此，要減少電容性耦合，必須在設(shè)計(jì)階段入手。

縮短走線以減少電容性耦合。

要減少 PCB layout 中的電容性耦合，有三種行之有效的方法：

1?

增加走線之間的距離

眾所周知， PCB 上的空間非常寶貴。不過，對比教室的例子，如果可能的話，還是要盡量增加相鄰走線之間的距離，特別是那些傳輸高速信號的線路。由于電容大小與終端之間的距離成反比，因此增加走線之間的距離有助于減少電容性耦合。

2?

屏蔽

如果沒有太多空間，可以考慮用接地的銅條來屏蔽兩邊的高頻線。接地銅條起到屏蔽作用，防止電荷耦合到其他走線。

3?

縮短走線長度

長走線會增加導(dǎo)體的面積，從而增加了電容性耦合。因此，要盡可能地縮短高頻走線的長度。

此外，借助PCB 設(shè)計(jì)軟件，也可以輕松地減少電容性耦合。inspectAR 軟件利用增強(qiáng)現(xiàn)實(shí)技術(shù)（AR）以交互性的方式評估并改進(jìn) PCB 設(shè)計(jì)過程，輕松準(zhǔn)確地實(shí)現(xiàn) PCB 檢查、調(diào)試、返工和組裝。

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