基于FPGA的分頻器設(shè)計(jì)

數(shù)電基礎(chǔ)

板載晶振提供的時(shí)鐘信號(hào)頻率是固定的，不一定滿(mǎn)足需求，因此需要對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻。要得到更慢的時(shí)鐘頻率可以 分頻 ，要得到更快的時(shí)鐘頻率可以 倍頻 。我們有兩種方式可以改變頻率，一種是 鎖相環(huán) （PLL，后面章節(jié)會(huì)講解），另一種是用 Verilog代碼描述。

用Verilog代碼描述的往往是分頻電路，即 分頻器 。分頻就是輸出信號(hào)的頻率是輸入信號(hào)的1/n。原理是，輸入信號(hào)為計(jì)數(shù)脈沖，每n個(gè)脈沖輸出就翻轉(zhuǎn)一次。就可以看作是對(duì)輸入信號(hào)的“分頻”。十進(jìn)制的計(jì)數(shù)器對(duì)應(yīng)十分頻，如果是二進(jìn)制的計(jì)數(shù)器那就是二分頻，還有四進(jìn)制、八進(jìn)制、十六進(jìn)制等等以此類(lèi)推。

設(shè)計(jì)規(guī)劃

實(shí)現(xiàn)6分頻，第一種方法是僅實(shí)現(xiàn)分頻，第二種方法是降頻：

時(shí)鐘信號(hào)周期為1格，輸出信號(hào)周期為6格，因此頻率為原來(lái)的1/6，也就是6分頻。

方法一：只需要讓計(jì)數(shù)器從0計(jì)數(shù)到2，就讓clk_out輸出信號(hào)取反。

方法二：方法一得到的新時(shí)鐘信號(hào)和真正的時(shí)鐘信號(hào)有區(qū)別，在高速系統(tǒng)中 不穩(wěn)定 。因?yàn)樵?a target="_blank">FPGA中凡是時(shí)鐘信號(hào)都要連接到全局時(shí)鐘網(wǎng)絡(luò)上，它能夠使時(shí)鐘信號(hào)到達(dá)每個(gè)寄存器的時(shí)間都盡可能相同，以保證更低的時(shí)鐘偏斜（Skew）和抖動(dòng)（Jitter）。用分頻的方式產(chǎn)生的clk_out信號(hào)并沒(méi)有連接到全局時(shí)鐘網(wǎng)絡(luò)上，但sys_clk則是由外部晶振直接通過(guò)管腳連接到了FPGA的專(zhuān)用時(shí)鐘管腳上，自然就會(huì)連接到全局時(shí)鐘網(wǎng)絡(luò)上。因此我們可以產(chǎn)生一個(gè)clk_flag標(biāo)志信號(hào)，從0計(jì)數(shù)到5，就變高電平，下一個(gè)時(shí)鐘電平變?yōu)榈碗娖讲⒕S持5個(gè)時(shí)鐘間隔。和方法1對(duì)比，相當(dāng)于把clk_out的上升沿信號(hào)變成了clk_flag的脈沖電平信號(hào)。雖然需要多使用一些寄存器資源但是能使系統(tǒng)更加穩(wěn)定。

編寫(xiě)代碼

module divider_six
(
input wire sys_clk , //系統(tǒng)時(shí)鐘50MHz
input wire sys_rst_n , 
output reg clk_out 
)
;


 reg [1:0] cnt; 
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)
 cnt <= 2'b0;
 else if(cnt == 2'd2)
 cnt <= 2'b0;
 else
 cnt <= cnt + 1'b1;


 //clk_out:6分頻50%占空比輸出
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)
 clk_out <= 1'b0;
 else if(cnt == 2'd2)
 clk_out <= ~clk_out;


 endmodule

我們觀察cnt和clk_out的變化條件：計(jì)數(shù)器發(fā)生改變的條件有兩個(gè)，一個(gè)是時(shí)鐘上升沿，一個(gè)是復(fù)位有效（復(fù)位下降沿）。計(jì)數(shù)器發(fā)生的改變有兩個(gè)，要么+1要么清零。清零條件有兩個(gè)：復(fù)位和溢出。因此第一個(gè)always塊中有三個(gè)判斷條件：復(fù)位和溢出時(shí)清零，其他的時(shí)候+1。

clk_out的變化條件：時(shí)鐘上升沿和復(fù)位有效（復(fù)位下降沿）。復(fù)位時(shí)clk_out為低電平，溢出時(shí)取反。

module divider_six
(
input wire sys_clk , //系統(tǒng)時(shí)鐘50MHz
input wire sys_rst_n , 
output reg clk_flag
);


 reg [2:0] cnt; 
 //cnt:計(jì)數(shù)器從0到5循環(huán)計(jì)數(shù)
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)
 cnt <= 3'b0;
 else if(cnt == 3'd5)
 cnt <= 3'b0;
 else
 cnt <= cnt + 1'b1;


 //clk_flag:脈沖信號(hào)指示6分頻
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)
 clk_flag <= 1'b0;
 else if(cnt == 3'd4)
 clk_flag <= 1'b1;
 else
 clk_flag <= 1'b0;


 endmodule

和方法1相似，區(qū)別在于輸出的變化不同，從0計(jì)數(shù)到4輸出變?yōu)?，否則為0。cnt溢出的條件是計(jì)數(shù)到5，輸出的變化是計(jì)數(shù)到4。

編寫(xiě)testbench

`timescale 1ns/1ns
module tb_divider_six();
reg sys_clk;
reg sys_rst_n;
wire clk_out;


//初始化系統(tǒng)時(shí)鐘、全局復(fù)位
 initial begin
 sys_clk = 1'b1;
 sys_rst_n <= 1'b0;
 #20
 sys_rst_n <= 1'b1;
 end


 //sys_clk:模擬系統(tǒng)時(shí)鐘，每10ns電平翻轉(zhuǎn)一次，周期為20ns，頻率為50MHz
 always #10 sys_clk = ~sys_clk;
 //--------------------divider_sixht_inst--------------------
 divider_six divider_six_inst
 (
 .sys_clk (sys_clk ), //input sys_clk
 .sys_rst_n (sys_rst_n ), //input sys_rst_n
 .clk_out (clk_out ) //output clk_out
 );
 endmodule

兩種方法的testbench代碼一樣，除了輸出是clk_out還是clk_flag。

對(duì)比波形

如果波形沒(méi)有出來(lái)，可以在modelsim通過(guò)view的transcript查看錯(cuò)誤。

方法1得到的波形

方法2得到的波形