從14通道32位字符串DAC獲得14位性能

AD5532 32通道、14位電壓輸出數(shù)模轉(zhuǎn)換器可用于DAC模式（用于訪問數(shù)字?jǐn)?shù)據(jù)的多個(gè)模擬表示）或無限采樣保持（ISHA）模式（用于存儲(chǔ)和訪問模擬數(shù)據(jù)的模擬表示）。DAC具有14位單調(diào)性，但積分非線性度僅為±0.39%。本文介紹如何校準(zhǔn)DAC以提供14位性能。

圖1.AD5532 功能框圖

在DAC模式下，選定的DAC寄存器通過3線串行接口寫入;然后更新該DAC的模擬輸出（VOUT），以反映DAC寄存器的新內(nèi)容。DAC選擇通過五個(gè)地址位A0-A4完成。基準(zhǔn)電壓源、施加OFFS_IN引腳的電壓和輸出放大器的增益共同決定了AD5532的輸出范圍。

在ISHA模式下，輸入電壓VIN被采樣并轉(zhuǎn)換為數(shù)字字。在采集期間，所選（第n個(gè)）輸出緩沖器（增益和失調(diào)級(jí)）的同相輸入與VIN相連，以避免瞬態(tài)雜散輸出，而第n個(gè)DAC獲取正確的代碼，該步進(jìn)最大完成16 μs。然后，更新后的DAC輸出連接到第n個(gè)輸出緩沖器的同相輸入，并控制其輸出電壓。由于通道輸出電壓實(shí)際上是具有固定輸入的DAC的輸出，因此沒有與之相關(guān)的壓降。只要保持器件的電源，輸出電壓將保持恒定，直到再次尋址該通道。

由于輸出放大器的裕量限制，模擬輸出限制在VSS + 2 V至VDD – 2 V的范圍內(nèi)。該器件的工作電壓為 AVCC = 5 V ±5%，DVCC = 2.7 V 至 5.25 V，VSS = –4.75 V 至 –16.5 V，VDD = 8 V 至 16.5 V;它要求REF_IN上有一個(gè)穩(wěn)定的+3 V基準(zhǔn)電壓源，OFFS_IN上也需要一個(gè)失調(diào)電壓。

在DAC工作模式下，AD5532的DAC保證單調(diào)至14位（差分非線性<1 LSB），因此非常適合閉環(huán)控制應(yīng)用。然而，精度受到節(jié)省空間的字符串DAC架構(gòu)的限制。DAC的指定積分非線性（INL）誤差為滿量程（典型值為0.39%）的0.15%最大值，或64位器件中24位（典型值為5.14）的最低有效位。因此，我們可以說，最差情況下的DAC積分線性度與8位器件相當(dāng)，即使它具有14位分辨率。

這種最差情況性能水平對(duì)于許多應(yīng)用來說是可以接受的，特別是考慮到AD5532可以隨時(shí)經(jīng)濟(jì)、緊湊地存儲(chǔ)和讀出32個(gè)模擬數(shù)據(jù)點(diǎn)，分辨率為百萬分之61。但是，在許多應(yīng)用中，盡管這種性能至關(guān)重要，但也需要更高的精度。本文旨在展示一種校準(zhǔn)AD5532以實(shí)現(xiàn)全14位性能的方法，每個(gè)DAC最多只有256個(gè)校準(zhǔn)系數(shù)（128個(gè)數(shù)據(jù)點(diǎn)），使用控制器和最多8，192個(gè)內(nèi)存插槽。圖 2 顯示了可以獲得的改進(jìn)類型。

圖2.在128°C下對(duì)典型AD5532通道進(jìn)行25點(diǎn)校準(zhǔn)時(shí)，未校準(zhǔn)線性誤差與校準(zhǔn)后線性誤差的比較。

下面介紹基本的DAC架構(gòu)和校準(zhǔn)方法，可以輕松實(shí)現(xiàn)1 LSB的INL誤差水平。

數(shù)字轉(zhuǎn)換器架構(gòu)

通用串式DAC是最古老、最簡(jiǎn)單的DAC電路概念之一。電阻串DAC方案在設(shè)計(jì)上本質(zhì)上是單調(diào)的，具有簡(jiǎn)單、小尺寸（每個(gè)電阻器）和低功耗的特點(diǎn)。但一個(gè)主要缺點(diǎn)是 2N需要電阻才能直接實(shí)現(xiàn)它，例如，16位的384，14。為了減少電阻數(shù)量和芯片尺寸，AD5532集成了兩個(gè)128電阻串（7位）——一個(gè)主串DAC用于7個(gè)更高有效位，另一個(gè)7位子串DAC。基本架構(gòu)如圖3所示（美國(guó)專利5，969，657）。子串DAC橫跨主串，始終與其中一個(gè)主串電阻并聯(lián)。

圖3.通用字符串 DAC 架構(gòu)。

直接乘法電位計(jì)式阻性DAC由于子串與主串并聯(lián)的可變負(fù)載而遭受步長(zhǎng)非線性的影響。但在AD5532等DAC中，子串的負(fù)載在所有電平上都是相同的，并且不是作為主要誤差源，而是作為DAC傳遞函數(shù)的特征。子字符串加載錯(cuò)誤為 1 LSB。

AD5532 DAC采用上述架構(gòu)，由一個(gè)7位串主DAC（128個(gè)電阻）和一個(gè)7位串子DAC（127個(gè)電阻）組成，用于橋接主DAC的各個(gè)電阻。積分非線性誤差（INL）由主DAC電阻的匹配決定。子DAC提供傳遞函數(shù)的較低127個(gè)代碼。子DAC的線性度可以用分段線性段近似。

DAC傳遞函數(shù)：

AD5532上的主DAC通常從DACGND提升50 mV（通過DAC底部的電阻）。因此，DAC的底部通常為50 mV，而DAC的頂部通常為V裁判.圖4顯示了如何推導(dǎo)單個(gè)通道的標(biāo)稱DAC傳遞函數(shù)。

圖4.AD5532 DAC等效電路

適用于AD5532的標(biāo)準(zhǔn)DAC傳遞函數(shù)為：

其中：

N = 十進(jìn)制 DAC 代碼值 （0

Vref_top= Vref 和 Vref_bottom= 50 mV （典型值）

然后，輸出級(jí)放大并偏移Vdac輸出，如下所示：

其中：

增益通常為3.52，Voffs_In是用戶編程的任何值。

對(duì)于 Voffs_In = 0 且 Vref = 3 V

輸出電壓（零碼）= 3.52 * 50mV = 176 mV （典型值）

Vout（中間電平）= 3.52 *1.525V = 5.368 V （典型值）

Vout（滿量程）= 3.52 * 3V = 10.56V （典型值）

校準(zhǔn)方案：

如上所述，該校準(zhǔn)方案適用于AD5532系列中的所有器件。整個(gè)INL曲線可以被認(rèn)為是128個(gè)分段線性段 - 對(duì)應(yīng)于上弦電阻值的偏差 - 然后在下弦中線性插值。由于上部電阻串中的小電阻偏差（在14位電平上產(chǎn)生顯著的非線性）會(huì)因通道和器件而異，因此不存在“典型”INL曲線;每個(gè)DAC都需要單獨(dú)校準(zhǔn)。此處概述的校準(zhǔn)方案使用每個(gè)段中校正值的 Mx + C 近似值生成對(duì)較低 128 個(gè)代碼的校正。C 是段開頭所需的校正，M 是到下一段開頭的存儲(chǔ)斜率，x 是對(duì)應(yīng)于給定 7 位代碼的模擬比率。

因此，用戶可以通過測(cè)量每個(gè)上部 128 個(gè)代碼的期望值與實(shí)際值之間的差異 C，計(jì)算增量斜率 （M），并將每個(gè) 128 點(diǎn)間隔的兩個(gè)值存儲(chǔ)在內(nèi)存中來開發(fā)校準(zhǔn)表，如圖 5 所示。然后，在運(yùn)行時(shí)，從上7位確定段，從而確定C&M，計(jì)算由下7位確定的插值，并將校正應(yīng)用于DAC輸入。

圖5.使用DAC段對(duì)傳遞函數(shù)進(jìn)行線性化。

每校準(zhǔn)128個(gè)代碼（即每個(gè)段）會(huì)將1位電平的INL誤差從未校準(zhǔn)DAC的最壞情況±14 LSB降至±64 LSB以下。如果所有校正數(shù)據(jù)必須存儲(chǔ)在少于 8192 個(gè)字的內(nèi)存中，則可以通過將校準(zhǔn)間隔增加到 256 或 512 個(gè)點(diǎn)來減少校準(zhǔn)點(diǎn)的數(shù)量，但這會(huì)降低整體積分線性度。

圖6是校準(zhǔn)前AD5532 DAC通道的線性誤差曲線圖，典型值為10位量級(jí)。在所有這些圖中，Y軸表示以LSB表示的線性誤差（1 LSB = 61 ppm），而X軸是加載到DAC的14位代碼。

圖6.AD5532 預(yù)校準(zhǔn)線性曲線圖

圖7顯示了實(shí)施上述128點(diǎn)校準(zhǔn)后同一通道上的非線性誤差?？梢钥闯?，INL誤差現(xiàn)在在±1 LSB范圍內(nèi)。

圖7.128點(diǎn)校準(zhǔn)后的校準(zhǔn)后線性誤差。

圖6和圖7中的曲線為25°C。 附錄A顯示了在40°C下實(shí)施85點(diǎn)校準(zhǔn)方案后，在–128°C和+25°C時(shí)的線性誤差。 最壞情況下的誤差似乎是25°C時(shí)的兩倍左右。

如上所述，也可以使用較少數(shù)量的校準(zhǔn)點(diǎn)來實(shí)現(xiàn)校準(zhǔn)。附錄B顯示了使用較少校準(zhǔn)點(diǎn)導(dǎo)致的線性誤差增加。

硬件實(shí)現(xiàn)

圖8所示為使用AD5532的典型硬件實(shí)現(xiàn)方案。通常，控制器直接寫入AD5532，提供尋址和計(jì)算校準(zhǔn)數(shù)據(jù)輸入值，以更新相關(guān)通道。

圖8.典型的硬件實(shí)現(xiàn)。

校準(zhǔn)方案需要添加一個(gè)存儲(chǔ)器塊來存儲(chǔ)DAC傳遞函數(shù)中每個(gè)段的M和C校準(zhǔn)數(shù)據(jù)。使用128點(diǎn)校準(zhǔn)方案，每個(gè)DAC需要存儲(chǔ)256個(gè)校準(zhǔn)系數(shù)。

校準(zhǔn)完整的AD5532需要存儲(chǔ)8192個(gè)系數(shù)。就內(nèi)存大小而言，斜率系數(shù)（M）通常需要6位，偏移系數(shù)（C）也需要大約6位。如上文和附錄 B 中所述，可以以犧牲準(zhǔn)確性為代價(jià)來減小所需的內(nèi)存大小。

在將數(shù)據(jù)寫入特定DAC時(shí)，控制器獲取輸入代碼并進(jìn)入存儲(chǔ)器，以獲取輸入代碼定義的段的相關(guān)M和C系數(shù)。然后，控制器執(zhí)行線性插值，以確定要寫入DAC的正確代碼。

結(jié)論

使用簡(jiǎn)單的插值方案，可以顯著提高AD5532系列DAC產(chǎn)品的線性度性能。

我們已經(jīng)證明，在14°C下進(jìn)行128點(diǎn)校準(zhǔn)后，可以實(shí)現(xiàn)25位線性度性能。 預(yù)校準(zhǔn)線性度通常為8至10位。

升級(jí)現(xiàn)有AD5532以提高具有計(jì)算能力的系統(tǒng)的性能，只需能夠生成校準(zhǔn)信息并提供存儲(chǔ)模塊來存儲(chǔ)校準(zhǔn)系數(shù)。

附錄A.在25°C下校準(zhǔn)后其他溫度下的線性度。

圖A1顯示了128°C下在單個(gè)AD5532通道上進(jìn)行25點(diǎn)校準(zhǔn)后的未校準(zhǔn)線性度性能和校準(zhǔn)后線性誤差。 圖A2和A3顯示了在25°C下校準(zhǔn)后的性能與溫度的關(guān)系。 這些圖顯示了LSB與數(shù)字輸入代碼（x軸）的線性誤差（Y軸）。

圖 A1， 2， 3.AD5532未校準(zhǔn)線性誤差和在128°C、–25°C和40°C下進(jìn)行85點(diǎn)校準(zhǔn)后的線性度有所改善。 請(qǐng)注意 A2 和 A3 的比例變化。

附錄 B. 校準(zhǔn)點(diǎn)較少的可實(shí)現(xiàn)性能

通過實(shí)施5532點(diǎn)校準(zhǔn)方案，可以合理努力實(shí)現(xiàn)校準(zhǔn)AD128的最佳性能。為了減少校準(zhǔn)時(shí)間和內(nèi)存要求，可以減少校準(zhǔn)點(diǎn)的數(shù)量，但會(huì)犧牲整體精度。圖B1、2、3、4中包含的曲線將預(yù)校準(zhǔn)誤差與使用128、64、32和16個(gè)校準(zhǔn)點(diǎn)（25°C）實(shí)現(xiàn)的連續(xù)減少的改進(jìn)進(jìn)行了比較。

圖 B1、2、3、4。AD5532的線性度性能無需校準(zhǔn)，并在128°C下分別進(jìn)行64、32、16和25點(diǎn)校準(zhǔn)。

審核編輯：郭婷