如何設(shè)計一個好的電源系統(tǒng)

在高度集成的電子產(chǎn)品中，電源系統(tǒng)的設(shè)計占到了設(shè)計工作量的50%左右;對于復(fù)雜的FPGA類型的產(chǎn)品應(yīng)用，在電路中常常會達到15～30路不同的電源。

電源完整性的目的就是給系統(tǒng)提供持續(xù)、穩(wěn)定、干凈的電源，保證系統(tǒng)穩(wěn)定的工作。在數(shù)字系統(tǒng)中，使信號完整性滿足系統(tǒng)設(shè)計的要求也需要有一個非常穩(wěn)定的電源系統(tǒng)，但是又不能使電源系統(tǒng)超標(biāo)。所以在設(shè)計電源完整性時，不僅僅關(guān)注的是去耦電容，還需要關(guān)注電源完整性、信號完整性和電磁兼容性這個“生態(tài)系統(tǒng)”，尤其是要考慮高度集成化的數(shù)字電路對電源完整性的影響… …

但是傳統(tǒng)分析信號完整性和電源完整性都是分開分析的，為了更好的分析SI和PI的相互影響，我們需要把SI和PI放在同一個EM仿真中來分析。

PDN

真實的PDN是什么樣子的呢？主要分為三個部分：供電端（VRM）、用電端（Sink）和傳輸通道（PCB、Cable、瓷片電容等等）。

電路板設(shè)計中，都有電源分配網(wǎng)絡(luò)系統(tǒng)。電源分配網(wǎng)絡(luò)系統(tǒng)的作用就是給系統(tǒng)內(nèi)所有器件或芯片提供足夠的電源，并滿足系統(tǒng)對電源穩(wěn)定性的要求。

我們看到電源、GND網(wǎng)絡(luò)，其實分布著阻抗。

電源噪聲余量計算：

1、芯片的datasheet會給一個規(guī)范值，通常是5%；要考慮到穩(wěn)壓芯片直流輸出誤差，一般是+/_2.5%，因此電源噪聲峰值幅度不超過+/_2.5%。

2、如芯片的工作電壓范圍是3.13~3.47，穩(wěn)壓芯片標(biāo)出輸出電壓是3.3V，安裝在電路板后的輸出電壓是3.36V。容許的電壓的變化范圍是3.47-3.36=110mv。穩(wěn)壓芯片輸出精度是+/_1%，及3.36* +/_1%=+/_33.6mv。電源噪聲余量為110-33.6=76.4mv。

計算電源噪聲要注意五點

（1）穩(wěn)壓芯片的輸出的精確值是多少。

（2）工作環(huán)境的是否是穩(wěn)壓芯片所推薦的環(huán)境。

（3）負載情況是怎么樣，這對穩(wěn)壓芯片輸出也有影響。

（4）電源噪聲最終會影響到信號質(zhì)量。而信號上的噪聲來源不僅僅是電源噪聲，反射竄擾等信號完整性問題也會在信號上疊加，因此不能把所有噪聲余量留給電源系統(tǒng)。

（5）不同的電壓等級對電源噪聲要求也不樣，電壓越小噪聲余量越小。模擬電路對電源要求更高。

電源噪聲來源

（1）穩(wěn)壓芯片輸出的電壓不是恒定的，會有一定的紋波。

（2）穩(wěn)壓電源無法實時響應(yīng)負載對于電流需求的快速變化。穩(wěn)壓電源響應(yīng)的頻率一般在200Khz以內(nèi)，能做正確的響應(yīng)，超過了這個頻率則在電源的輸出短引腳處出現(xiàn)電壓跌落。

（3）負載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗產(chǎn)生的壓降。

（4）外部的干擾。

目標(biāo)阻抗

目標(biāo)阻抗是電源系統(tǒng)的瞬態(tài)阻抗，對快速變化的電流的表現(xiàn)出來的一種特性阻抗。目標(biāo)阻抗和一定寬度的頻率有關(guān)，在感興趣的頻率范圍內(nèi)，電源阻抗都不能超過這個值。

目標(biāo)阻抗公式

去耦的電源電壓，ripple為允許的電壓波動范圍，典型值為2.5%，△Imax為負載芯片最大瞬態(tài)電流變化量。

在進行電源完整性設(shè)計、分析和仿真的時候都會涉及到一個非常重要的概念，就是目標(biāo)阻抗？但是目標(biāo)阻抗真的是很多工程師認為的那么簡單嗎？

在真實的電源系統(tǒng)中，電容已經(jīng)不再是一個簡單的電容，而是包含了ESR、ESL的寄生參數(shù)。它們有串聯(lián)等效的作用，也有并聯(lián)等效的作用，呈現(xiàn)出來的結(jié)果都是不相同的。

PDN阻抗隨著頻率而變化，不同的VRM也會導(dǎo)致阻抗曲線變化，好的VRM會使整條PDN阻抗曲線非常平滑。

信號的頻譜含量范圍很廣，并且隨著傳輸數(shù)據(jù)而不斷變化，在這種情況下，我們確實需要關(guān)注阻抗較高的頻率上的強制響應(yīng)，確保這個響應(yīng)不要產(chǎn)生影響芯片與芯片之間通信的PDN噪聲。

阻抗曲線都在目標(biāo)阻抗以下都沒問題了嗎?如果存在多個不超過目標(biāo)阻抗的巨大的反諧振點是否可以呢？

在電路設(shè)計時，通常會在電路板上放置非常多的電容，那這些電容如何選型？如何搭配？如何放置？這是每一位工程師都會遇到的情況。

選擇電容

用一個電容組合的例子。這個組合使用的電容為：2個680uf鉭電容，7個2.2uf陶瓷電容（0805封裝），13個0.22uf陶瓷電容（0603封裝），26個0.022uf陶瓷電容（0402）。圖中上部平坦的曲線是680uf電容的阻抗曲線，其它三個容值的曲線為為圖中三個V字曲線，從左到右2.2uf →0.22uf → 0.022uf?？偟淖杩骨€為底部粗包路線。

這個組合實現(xiàn)了在500K到150M范圍內(nèi)保持阻抗在33毫歐以下，到500M處，阻抗上升到110毫歐，從圖中看反諧振點控制的很低。

實際案例

這是一個實際的案例，PCB是Xilinx的Demo板，包含了4pcs DDR4顆粒，速率達到3.2Gbps，同時還包含了很多SerDes總線，如USB,SFP+和PCIE等等。有15路主要的電源，與各類數(shù)字信號交織在一塊16層的PCB板上。

對于這么復(fù)雜的PCB設(shè)計，如何開始EM仿真呢？最好的方式就是在直流狀態(tài)下進行IR Drop的仿真，這個很容易理解。使用ADS PIPro就可以完成這個工作。

溫度也會造成電源系統(tǒng)的不確定性，使用PIPro可以進行電源系統(tǒng)的電熱聯(lián)合仿真。下圖表示的就是電源系統(tǒng)是否考慮溫度的影響，這樣導(dǎo)致的結(jié)果是不相同的。

使用PIPro可以提取PDN的S參數(shù)，同時仿真PDN的阻抗曲線。

其實信號與電源的關(guān)系就像一艘快艇行駛在海面上，相互之間都是有影響的。為了捕獲SI和PI的所有的影響，可以把SI和PI放在同一個EM仿真中同時來仿真以獲取一個完整的S參數(shù)。

SSN仿真是一直以來SI/PI協(xié)同仿真的重點，下面是一個SSN仿真的案例：

PDN的測量主要有時域測量和頻域測量之分，下面是關(guān)于SSN噪聲測量的案例：

責(zé)任編輯：彭菁