如何才能設(shè)計(jì)一個(gè)良好的PDN系統(tǒng)呢？

電源完整性分析的重要性前面已經(jīng)介紹過了，可以說良好的PDN設(shè)計(jì)不僅能為電源傳輸提供低阻抗的通路、保障電源設(shè)計(jì)滿足各項(xiàng)指標(biāo)要求，而且良好的PDN也為信號(hào)的傳輸提供了一個(gè)良好的平臺(tái)。那么如何才能設(shè)計(jì)一個(gè)良好的PDN呢？

對(duì)于一個(gè)板級(jí)設(shè)計(jì)來說，只需考慮板級(jí)的PDN設(shè)計(jì)就足夠了。芯片手冊(cè)會(huì)給出芯片對(duì)電源的要求通常數(shù)字電源+/-5%，模擬電源會(huì)有更高的要求1%或者10mV等。一些芯片廠家還會(huì)給出PDN阻抗的target，板級(jí)的PI工程師只需要按這個(gè)要求進(jìn)行設(shè)計(jì)就可以了。

但作為芯片公司，就要考慮整個(gè)PDN系統(tǒng)的設(shè)計(jì)。下面就介紹一些PDN設(shè)計(jì)的系統(tǒng)考慮。

01

首先，芯片能夠穩(wěn)定工作就需要電源穩(wěn)定在一定的范圍內(nèi)。如何保證電源的穩(wěn)定呢？下圖紅色所示的兩條紅線（V max、V min）是芯片要求的電源波動(dòng)范圍；淺藍(lán)虛線（V normal）是電源供電的典型電壓值；深藍(lán)實(shí)線（V actual）是實(shí)際為芯片提供的DC電壓。

大家可以看出，我這里給的示意圖V max和Vmin并不是相對(duì)于V normal對(duì)稱的。是的，通常芯片（Die）上定義的電源波動(dòng)的范圍一般都是向下波動(dòng)的范圍比較寬，如-10%~7%，也就是會(huì)把V normal定義得比V max和V min的均值要高一些。這是因?yàn)橐紤]IR Drop的影響。

V normal到V actual的落差就是PDN上產(chǎn)生的IR Drop，正是由于IR Drop的存在壓縮了AC nosie的budget。

因此，要設(shè)計(jì)PDN就必須為AC noise和IR drop劃分budget。

02

單純的劃分AC和DC的budget顯然是不夠的，還要從系統(tǒng)級(jí)考慮PDN的組成。下圖所示是一個(gè)簡(jiǎn)單的系統(tǒng)級(jí)PDN示意圖。

一個(gè)PDN系統(tǒng)從大的方面來說主要包含以下四個(gè)部分：

（1）VRM（Voltage Regulator Module）：為系統(tǒng)提供電源供應(yīng)。VRM并不能提供理想的DC電源，其輸出也會(huì)有一定的電壓波動(dòng)。

（2）板級(jí)PDN：由VRM到芯片封裝管腳的電源地平面、各種濾波電容以及電源地的布線和過孔等。

（３）封裝PDN：由die bump到BGA ball的電源地平面、布線和過孔等。

（4）芯片（DIE）：需要VRM向其提供穩(wěn)定的電源供應(yīng)。

芯片對(duì)電源的需求是明確的，那么如何讓VRM提供的電源能夠經(jīng)過板級(jí)PDN、封裝PDN之后到達(dá)芯片的電源能夠滿足要求呢？這就需要VRM、板級(jí)、封裝每一級(jí)的PDN劃分budget。

比如，芯片的電源需求是-10%~7%，可以給VRM和板級(jí)分配+/-5%，給封裝PDN分配-5%~2%。

然后具體到板級(jí)和封裝設(shè)計(jì)還要根據(jù)實(shí)際情況給AC noise和DC Drop分配budget。

03

除了考慮單一電源自身的設(shè)計(jì)，還要考慮其它電源噪聲以及其它噪聲的隔離。比如，在一些高密設(shè)計(jì)或者成本要求比較高的設(shè)計(jì)中，通常會(huì)存在不同電源平面相鄰層鋪銅、地平面不完整等非理想的設(shè)計(jì)，還有一些模擬、PLL等比較敏感的電源距離大噪聲的數(shù)字電源、時(shí)鐘信號(hào)等噪聲源比較近的情況。此時(shí)很可能會(huì)存在噪聲的相互耦合，此時(shí)就需要對(duì)電源和噪聲源進(jìn)行干擾分析并采取一些隔離措施。