何為差分信號(hào)？差分信號(hào)的電平標(biāo)準(zhǔn)介紹

差分電平標(biāo)準(zhǔn)

差分信號(hào)在高速電路設(shè)計(jì)中的應(yīng)用越來(lái)越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分結(jié)構(gòu)設(shè)計(jì)，比如PCIe、Ethernet、USB、HDMI等。那么，何為差分信號(hào)？通俗地說(shuō)，就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號(hào)，接收端通過(guò)比較這兩個(gè)電壓的差值來(lái)判斷邏輯狀態(tài)“0”還是“1”。而傳輸差分信號(hào)的布線就稱為差分布線。

差分信號(hào)和普通的單端信號(hào)布線相比，有以下優(yōu)勢(shì)：

1．抗干擾能力強(qiáng)，因?yàn)閮筛罘植季€之間存在耦合，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線上，而接收端所關(guān)心的只是兩信號(hào)的差值，所以外界的共模噪聲可以幾乎被完全抵消。

2．同樣的道理，由于兩根信號(hào)的極性相反，他們對(duì)外輻射的EMI能量也很少。

3．差分信號(hào)的正負(fù)兩根線互為回流路徑，相比單端信號(hào)具有更優(yōu)的SI性能。這也是為什么差分形式的Serdes鏈路能夠?qū)崿F(xiàn)幾十Gbps的傳輸速率，而以單端信號(hào)為主的DDR即使是最新的DDR5最高速率也只有6.4Gbps的原因。

由此可知，掌握好差分信號(hào)的設(shè)計(jì)方法尤為重要。這一節(jié)就簡(jiǎn)單介紹一些差分信號(hào)的電平標(biāo)準(zhǔn)。

ECL電平

ECL電路（Emitter Coupled Logic，即發(fā)射極耦合邏輯電路）是一種非飽和型的數(shù)字邏輯電路。與TTL、HSTL、SSTL等電平接口不同。

ECL電路有以下特點(diǎn)：ECL電路內(nèi)晶體管工作在線性區(qū)或截止區(qū)，速度不受少數(shù)載流子的存儲(chǔ)時(shí)間的限制，所以它是現(xiàn)有各種邏輯電路中速度最快的一種，能滿足高達(dá)10Gbps工作速率；ECL電路輸出的單端擺幅比較小，一般在850mV以下，噪聲容限相對(duì)較小，并對(duì)晶體管的工作穩(wěn)定性要求很高；ECL電路的輸出為射隨器結(jié)構(gòu)，輸出阻抗很低（典型值在7ohm左右），這就決定了ECL電路有很強(qiáng)的驅(qū)動(dòng)能力。其輸入結(jié)構(gòu)為差分放大器阻抗很高；傳統(tǒng)ECL電平采用負(fù)電壓供電，VCC接零電壓、VEE接負(fù)電壓（一般為-5.2V）。將VCC接+5V，VEE接GND就發(fā)展為PECL（Positive Emitter Coupled Logic）電平，采用+3.3V（VCC）供電就得到我們目前比較常用的LVPECL電平。

ECL電平的基本結(jié)構(gòu)

下圖所示為ECL的電路的基本電路結(jié)構(gòu)，主要包含三部分組成：差分放大器輸入電路；射極跟隨器輸出電路；溫度-電壓補(bǔ)償?shù)钠珘?a href="http://www.wenjunhu.com/v/tag/1722/" target="_blank">網(wǎng)絡(luò)（VBB）。

ECL電路的工作原理：

• 晶體三極管Q3、Q4、Q5組成差分放大器，這是電路的核心，差分放大器作為“電流開關(guān)”只能工作在線性放大區(qū)和截止區(qū)，這樣就能得到高速率的性能。其中 Q5組成恒流源典型值為14mA，它具有很大的交流等效電阻，遠(yuǎn)大于集電極R1、R7，因此具有很強(qiáng)的直流負(fù)反饋，同時(shí)起到“發(fā)射極耦合”作用。
• Q3、Q4差分電路兩臂交替工作，電源總電流基本恒定，電流尖峰很??；電壓擺幅小，并且采用差分對(duì)或傳輸線傳輸信號(hào)，對(duì)外串?dāng)_和受外界干擾都減小了。
• Q2是發(fā)射極跟隨器輸出電路，它的作用是：

§因?yàn)橹苯佑肣3、Q4的集電極輸出，輸出電平就要比輸入電平高，電平不匹配。因此需要Q1、Q2進(jìn)行電平位移，使輸出的共模電平與下一級(jí)電路的輸入共模電平(Vbb)相匹配。

§作為輸出驅(qū)動(dòng)的緩沖級(jí)，提供電流放大和低輸出阻抗。

§Q1、Q2的射極開路（OE）輸出可以實(shí)現(xiàn) 線或功能。同時(shí)OE輸出結(jié)構(gòu)采用負(fù)載電阻RL外接的方式也有利于減少電源功耗，當(dāng)輸出不用時(shí)不接RL就沒有功耗。

• Q6、Q7和二極管D1、D2組成帶溫度補(bǔ)償?shù)钠秒娫矗▍⒖荚矗?，它使差分放大器可靠地工作在線性放大區(qū) Vbb即等于輸入、輸出的共模電平，典型值為Vbb=Vcc-1.3V 。
  需要注意的是 ECL電路的輸入端不一定有內(nèi)部偏置，因此需要在芯片外部提供額外的供電或使用電阻網(wǎng)絡(luò)通過(guò)現(xiàn)有的電源分壓得到；ECL電路是射極開路輸出的，必須外接終端匹配RL作為負(fù)載。

ECL電路的結(jié)構(gòu)也就決定了其主要缺點(diǎn)：ECL電路的直流功耗大，實(shí)際上，工作速率的提高是以犧牲功耗為代價(jià)換取來(lái)的。

PECL和LVPECL

PECL由ECL標(biāo)準(zhǔn)發(fā)展而來(lái)，在PECL電路中省去了負(fù)電源，較ECL電路更便于使用。PECL信號(hào)的

擺幅相對(duì)ECL要小，這使得該邏輯更適合于高速數(shù)據(jù)的串行或并行連接，由于ECL電路是采用-5.2V電源供電，Vcc是接地的，這樣做雖然有一些優(yōu)點(diǎn)，但負(fù)電源還是很麻煩。PECL由ECL標(biāo)準(zhǔn)發(fā)展而來(lái)，采用+5V供電，可以和系統(tǒng)內(nèi)其他電路共用一個(gè)正電源供電。PECL信號(hào)的擺幅相對(duì)ECL要略小些。

在+5.0V和+3.3V供電系統(tǒng)中，PECL接口均適用，+3.3V供電系統(tǒng)的PECL即LVPECL。保證電路輸入和輸出有正確的偏置，這是最重要的。

如果芯片電路內(nèi)部的輸入沒有偏置電路，則必須在外部為兩個(gè)差分輸入建立偏置電壓(Vcc-1.3V)，對(duì)于空閑的輸入端，也應(yīng)該建立同樣的偏置電壓，否則電路無(wú)法正常工作。

輸出端是射極跟隨器的發(fā)射極，在芯片內(nèi)部沒有連接負(fù)載，在輸出端一定要連接適當(dāng)?shù)呢?fù)載電阻，否則不會(huì)有正常的輸出信號(hào)。

其次，在數(shù)據(jù)信號(hào)傳輸（與波長(zhǎng)相比）距離較長(zhǎng)，或者對(duì)信號(hào)質(zhì)量要求較高時(shí)，就要考慮傳輸線阻抗匹配，或者說(shuō)采用“端接線”。所謂“阻抗匹配”指的是傳輸線端接阻抗與傳輸線的特性阻抗匹配。并非PECL電路的輸入輸出阻抗匹配。

PECL接口的互連

PECL電路的輸入端和輸出端都有相等的靜態(tài)直流電壓（Vcc-1.3V），只要電源電壓相同，PECL電路之間的輸出和輸入可以直流耦合傳輸信號(hào)的。

?輸出并聯(lián)端接(50Ω)接口，輔助電源Vcc-2V ，如右圖所示這種方法性能最好，芯片的外接元件僅2個(gè)電阻，輸出級(jí)的功耗也最小。但要增加一個(gè)Vcc-2V的電源，增加了系統(tǒng)的復(fù)雜程度?，F(xiàn)很少采用。

?輸出無(wú)端接，電阻Rt直接連到Vee（GND）外圍元件也只有2個(gè)電阻，單一電源（Vcc），電路最簡(jiǎn)單,Rt的電阻值上限受射隨器晶體管工作電流限制，Rt太大，工作電流小，頻率特性差；阻值下限受功耗限制Rt越小消耗在Rt上的功耗就越大。

Vcc=5V Rt=270～470Ω；Vcc=3.3V Rt=120～270Ω

在PCB上，當(dāng)輸出端和輸入端之間距離很近，互連線未表現(xiàn)出傳輸線特性時(shí)，就可以采用這種互連方法。

?戴維南等效并聯(lián)端接

當(dāng)驅(qū)動(dòng)器和接收器距離比較遠(yuǎn)時(shí)，互連線已經(jīng)體現(xiàn)出明顯的傳輸線效應(yīng)時(shí)采用這種端接電路，既保證了信號(hào)質(zhì)量，又不用增加輔助電源。戴維南端接的作用主要有兩點(diǎn)：第一是阻抗匹配，R1、R2在電路板上必須靠近輸入端；第二是讓接收器接收的信號(hào)共模電平和接收器的VBB匹配。

缺點(diǎn)就是需要4個(gè)外接電阻，在布局空間緊張的情況下不宜使用這種匹配方式。4個(gè)電阻上流過(guò)電流較大，增加電源負(fù)擔(dān)。

根據(jù)R1、R2的作用列出方程組：

解得：

通常我們的設(shè)計(jì)都是在50ohm傳輸線系統(tǒng)中，因此R1和R2的選擇就比較固定。在Vcc=5V時(shí)，R1 = 83ohm，R2 =125ohm；在Vcc=3.3V時(shí)，R1 = 127ohm，R2 =83ohm。我們會(huì)發(fā)現(xiàn)在Vcc = 5V和Vcc =3.3V時(shí)R1和R2的阻值正好是顛倒過(guò)來(lái)的，這有利于我們快速地進(jìn)行PECL電平的阻抗匹配設(shè)計(jì)。電阻按5%的精度選取，在3.3V 供電時(shí)， R1 為130Ω，R2 為82Ω。而在5V 供電時(shí)，R1為82Ω，R2 為130Ω(125Ω)。

?串聯(lián)端接

串聯(lián)端接 要求在驅(qū)動(dòng)器輸出端和傳輸線之間串接電阻Rs，而傳輸線終端不再接端接電阻（輸入仍然需要適當(dāng)?shù)钠茫４?lián)端接適合較長(zhǎng)距離的信號(hào)傳輸，在沒有末端端接的情況下這樣可以抑制由于源端阻抗不匹配產(chǎn)生的多次反射。

Rs+Ro= Zo。其中，Rs=串聯(lián)端接電阻，Ro=驅(qū)動(dòng)器輸出內(nèi)阻，Zo=傳輸線特性阻抗。

?交流耦合，

接收芯片有Vbb輸出。末端采用并聯(lián)端接如圖XX所示，只需R1=R2=Zo，需要注意Vbb管腳必須接去耦電容保證Vbb電源穩(wěn)定。

接收芯片無(wú)Vbb輸出，用四個(gè)電阻網(wǎng)絡(luò)為輸入建立偏置電壓，同時(shí)滿足阻抗匹配的要求Zo=50Ω

Vcc=5V時(shí)，R2=83Ω R3=125Ω

Vcc=3.3V時(shí)，R2=127Ω R3=83Ω

R1阻值的選?。?/p>

由于PECL電平是射極開路（OE）輸出靠外部的偏置電阻R1提供驅(qū)動(dòng)電流到地的通路。PECL 的輸出共模電壓需固定在Vcc-1.3V，在選擇直流偏置電阻時(shí)，僅需該電阻能夠提供14mA 到地的通路，這樣R1=（Vcc-1.3V）/14mA。在3.3V 供電時(shí)，R1=142Ω，5V 供電時(shí)，R1=270Ω。然而這種方式給出的交流負(fù)載阻抗為R1和傳輸線阻抗的并聯(lián)的阻抗會(huì)明顯低于50Ω，在實(shí)際應(yīng)用中，3.3V 供電時(shí)，R1 可以從142Ω到200Ω之間選取，5V 供電時(shí)，R1 可以從270Ω到350Ω之間選取，R1的取值可以通過(guò)SI仿真確定原則是讓輸出波形達(dá)到最佳。

為了解決PECL的交流負(fù)載阻抗低于50ohm的問(wèn)題，另外有兩種改進(jìn)結(jié)構(gòu)：一種是在信號(hào)通路上串接一個(gè)電阻，從而可以增大交流負(fù)載阻抗使之接近50Ω；另一種方式是在直流偏置通道上串接電感，以減少該偏置通道影響交流阻抗。但無(wú)論哪種方式都需要增加元件使PECL的外圍電路更加復(fù)雜，不利于高密系統(tǒng)的布局設(shè)計(jì)。

CML電平

CML（Current-Mode Logic）接口結(jié)構(gòu)簡(jiǎn)單，被廣泛應(yīng)用于網(wǎng)絡(luò)物理層的傳輸和高速Serdes器件。它的數(shù)據(jù)速率取決于驅(qū)動(dòng)器和接收器的生產(chǎn)工藝，可以達(dá)到1~10Gbps。輸入輸出結(jié)構(gòu)中都已經(jīng)做好的50ohm的匹配，互連線路上不需要任何匹配從而減少了外圍器件。它所提供的信號(hào)擺幅較小從而使器件的功耗更低。需要注意的是CML電平?jīng)]有任何標(biāo)準(zhǔn)，從而出現(xiàn)了很多供應(yīng)商自行制定的規(guī)范，因此工程師在使用CML電平時(shí)一定要仔細(xì)查閱芯片手冊(cè)。

以MAX3831、MAX3832 為例列出了CML 器件的輸入輸出技術(shù)參數(shù)：

CML接口輸出結(jié)構(gòu)

CML 接口的輸出電路形式是一個(gè)差分對(duì)，該差分對(duì)的集電極電阻為50Ω，如下圖所示，輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)的開關(guān)控制的，差分對(duì)的發(fā)射極到地的恒流源典型值為16mA，假定CML 輸出負(fù)載為一個(gè)50Ω上拉電阻（相當(dāng)于16mA電流流過(guò)兩個(gè)50ohm并聯(lián)電路，輸出單端幅值理論上為16mA X 25ohm = 400mV），則單端CML 輸出信號(hào)的擺幅為Vcc~Vcc-0.4V。在這種情況下，差分輸出信號(hào)擺幅為800mV，共模電壓為Vcc-0.2V。若CML輸出采用交流耦合至50Ω負(fù)載，這時(shí)的直流阻抗由集電極電阻決定（AC耦合時(shí)，到負(fù)載的直流電流被耦合電容割斷，直流電流只流過(guò)了輸出結(jié)構(gòu)集電極的50ohm電容，就導(dǎo)致在50ohm電阻上產(chǎn)生了800mV的直流電壓其共模電壓就是VCC-0.4V。但是在交流情況下AC電容被短路因此，單端幅值還是400mV、差分幅值為800mV），CML 輸出共模電壓變?yōu)閂cc-0.4V，差分信號(hào)擺幅仍為800mV。在交流和直流耦合情況下輸出波形見下圖。

CML電平輸出結(jié)構(gòu)

CML接口輸入結(jié)構(gòu)

CML 輸入結(jié)構(gòu)有幾個(gè)重要特點(diǎn)，這也使它在高速數(shù)據(jù)傳輸中成為常用的方式。 CML 輸入阻抗為50Ω，容易使用。輸入晶體管作為射隨器，后面驅(qū)動(dòng)一個(gè)差分放大器。

圖1.CML電平輸入結(jié)構(gòu)

因?yàn)樵贑ML電路內(nèi)已經(jīng)集成了匹配（偏置）電阻，所以CML電路之間的互連就很簡(jiǎn)單。如果是直流耦合，就不需要外圍元件；交流耦合時(shí)用兩個(gè)耦合電容就行了。

CML接口的互連

由于CML電平的輸出和輸入結(jié)構(gòu)內(nèi)部都已經(jīng)包含了50ohm的匹配，CML接口之間的互連非常簡(jiǎn)便。主要有直流耦合和交流耦合兩種互連方式。

直流耦合方式最為簡(jiǎn)便不需要添加任何器件。對(duì)于高速serdes來(lái)說(shuō)這種方式對(duì)信號(hào)質(zhì)量最為有利，可以消除AC耦合電容和其它匹配器件帶來(lái)的阻抗不連續(xù)（器件焊盤和PCB布線線寬的不匹配）。也正因?yàn)槿绱酥绷黢詈贤軌蜻_(dá)到超越交流耦合更高的速率要求。

當(dāng)收發(fā)兩端的器件使用相同的電源時(shí)，CML 到CML 可以采用直流耦合方式，這時(shí)不需加任何器件；當(dāng)收發(fā)兩端器件采用不同電源時(shí)，一般要考慮交流耦合，如圖8 中所示，注意這時(shí)選用耦合電容需慎重，否則會(huì)導(dǎo)致信號(hào)質(zhì)量的惡化：容值太小的話會(huì)導(dǎo)致信號(hào)存在嚴(yán)重的過(guò)零點(diǎn)漂移，導(dǎo)致ISI的增大使信號(hào)的眼寬變?。蝗葜堤笥謺?huì)使信號(hào)的邊沿變緩。通常使用的交流耦合電容的值為100nF，在5GHz以內(nèi)電容的值對(duì)信號(hào)的影響可能不會(huì)很大，但隨著信號(hào)速率的提高電容的值就需要通過(guò)仿真或者嚴(yán)格根據(jù)所設(shè)計(jì)總線的標(biāo)準(zhǔn)來(lái)進(jìn)行設(shè)計(jì)。甚至當(dāng)速率高到一定程度時(shí)交流耦合已經(jīng)不能滿足要求，必須采用直流耦合。

LVDS電平

LVDS（low-voltage differential signaling）即低電壓差分信號(hào)電路，又稱RS644總線接口，是National semiconductor公司于20世紀(jì)90年代推出的一種數(shù)據(jù)傳輸和接口技術(shù)。LVDS技術(shù)在兩個(gè)標(biāo)準(zhǔn)中被定義：ANSI/TIA/EIA644 (1995年11月通過(guò))和IEEE P1596.3 (1996年3月通過(guò))。這兩個(gè)標(biāo)準(zhǔn)中都著重定義了LVDS的電特性，包括：

1. 低壓，低擺幅（約為350 mV），高速。LVDS物理接口使用1.2V偏置電壓作為基準(zhǔn)，提供大約350mV的擺幅（0.85—1.55V），低電流驅(qū)動(dòng)模式意味著可實(shí)現(xiàn)高速傳輸，ANSI/TIA/EIA644建議了655 Mb/s的最大速率和1.923 Gb/s的無(wú)失真通道上的理論極限速率。

2 .低功耗。恒流源電流驅(qū)動(dòng)，把輸出電流限制到約為3.5 mA左右，使得信號(hào)翻轉(zhuǎn)期間的尖峰干擾最小，因而產(chǎn)生的功耗非常小。這允許集成電路密度的進(jìn)一步提高，即提高了PCB板的效能，減少了成本。

3 .具有相對(duì)較慢的邊緣速率（dV/dt約為0.300 V/0.3 ns,即為1 V/ns）,同時(shí)采用差分傳輸形式，使其信號(hào)噪聲和EMI都大為減少，同時(shí)也具有較強(qiáng)的抗干擾能力。

所以，LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。

LVDS電路結(jié)構(gòu)

最基本的LVDS器件就是LVDS驅(qū)動(dòng)器和接收器。LVDS電路采用電流模邏輯，其輸出包括一個(gè)恒流源提供差分對(duì)的驅(qū)動(dòng)電流。輸出高電平是兩個(gè)N管導(dǎo)通，在接收器前的匹配電阻處產(chǎn)生正向壓降；當(dāng)輸出為低電平時(shí)兩個(gè)P管導(dǎo)通，在接收器前的匹配電阻上產(chǎn)生負(fù)向壓降。接收器根據(jù)匹配電阻處的壓降解析出邏輯電平，正向?yàn)椤?”負(fù)向?yàn)椤?”。恒流源電流通常為3.5 mA。如下圖，LVDS接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的大部分電流都流過(guò)100 Ω的匹配電阻，并在接收器的輸入端產(chǎn)生大約350 mV的電壓。（電流源為恒流特性，終端電阻在100—120 歐姆之間，則電壓擺動(dòng)幅度為：3.5mA x 100=350Mv；3.5mA x 120=420mV。）

由邏輯“0”電平變化到邏輯“1”電平是需要時(shí)間的，由于LVDS信號(hào)擺幅很小，其由邏輯“0”電平到邏輯“1”電平變化的時(shí)間比TTL電平要快得多，所以LVDS更適合用來(lái)傳輸高速變化的信號(hào)。其電壓低，功耗也低。

這一結(jié)構(gòu)和ECL差分邏輯類似，只不過(guò)LVDS采用了低功耗的CMOS管。正由于其低功耗的特性，使LVDS電平不僅能夠通過(guò)線纜進(jìn)行較長(zhǎng)距離的傳輸而且與傳統(tǒng)的RS-422、PECL相比具有很多優(yōu)點(diǎn)。LVDS電平的擺幅相當(dāng)于PECL電平的一半，只有RS422、TTL電平的1/10左右。LVDS的電壓特性不依賴于指定的供電電壓，可以使用3.3V、2.5V甚至5V供電便于移植。而PECL電平則不同如果在不同電壓系統(tǒng)中移植需要保證驅(qū)動(dòng)、接收的共模電平的一致性可能需要重新設(shè)計(jì)匹配電阻的阻值。

LVDS 信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.4V 的低電壓下工作。LVDS 輸入單端信號(hào)電壓可以從0V 到2.4V 變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V 到2.2V范圍內(nèi)變化，也就是說(shuō)LVDS 允許收發(fā)兩端的電勢(shì)有±1V的落差。相比PECL電平來(lái)說(shuō)LVDS基本上可以不用考慮驅(qū)動(dòng)器和接收器的共模電平匹配問(wèn)題。

不同電平接口之間的互連

實(shí)際的產(chǎn)品開發(fā)中往往存在不同電平接口互連的需求。不同電平接口往往存在著不同的輸入輸出特性，要想數(shù)據(jù)在驅(qū)動(dòng)器和接收器之間能夠正確的傳輸往往需要對(duì)驅(qū)動(dòng)器或者接收器外圍電路進(jìn)行一些特殊配置。前面章節(jié)已經(jīng)介紹了TTL、CMOS等低速電平不同接口之間的互連，主要考慮的是輸出閾值電平和輸入閾值電平的匹配，保證輸入信號(hào)能夠有足夠的噪聲裕量。下面將介紹PECL、CML、LVDS等高速差分電平接口的互連問(wèn)題。

LVPECL到CML的連接

?交流耦合情況

LVDS到CML的一種連接方式就是交流耦合方式，如圖13 所示。在LVPECL的兩個(gè)輸出端各加一個(gè)到地的偏置電阻，電阻值選取范圍可以從142Ω到200Ω。如果LVPECL 的輸出信號(hào)擺幅大于CML 的接收范圍，可以在信號(hào)通道上串一個(gè)25Ω的電阻，這時(shí)CML 輸入端的電壓擺幅變?yōu)樵瓉?lái)的0.67 。 （LVPECL輸出擺幅600-1000mV,CML輸入擺幅400-1000mV）

?直流耦合

在LVPECL 到CML 的直流耦合連接方式中需要一個(gè)電平轉(zhuǎn)換網(wǎng)絡(luò)，如圖14中所示。該電平轉(zhuǎn)換網(wǎng)絡(luò)的作用是匹配LVPECL 的輸出與CML的輸入共模電壓。一般要求該電平轉(zhuǎn)換網(wǎng)絡(luò)引入的損耗要小，以保證LVPECL 的輸出經(jīng)過(guò)衰減后仍能滿足CML 輸入靈敏度的要求；另外還要求自LVPECL端看到的負(fù)載阻抗近似為50Ω。下面以LVPECL驅(qū)動(dòng)MAX3875 的CML 輸入為例說(shuō)明該電平轉(zhuǎn)換網(wǎng)絡(luò)。

我們知道LVPECL輸出共模電平為VCC-1.3V，那么A點(diǎn)電壓為VCC-1.3V。由于要使LVPECL的輸出和CML的輸入共模匹配，B點(diǎn)電平應(yīng)該為CML的共模電平VCC-0.2V。由于CML輸入的高阻抗我們可以認(rèn)為流過(guò)R3的電流和流過(guò)CML內(nèi)部50ohm上拉的電流相等，由此可以列出方程求出R3：

通過(guò)上面的分析可以看出，采用直流耦合方式往往需要經(jīng)過(guò)復(fù)雜的計(jì)算才能得到想要的結(jié)果。而且在計(jì)算過(guò)程中也用到了一些近似，最終的匹配網(wǎng)絡(luò)的阻值確定還是需要通過(guò)SI仿真。另外，R3的存在也會(huì)增加接收器的輸入的損耗。由此可見對(duì)于LVPECL與CML互連最好使用交流耦合方式。

CML到LVPECL的連接

通過(guò)LVPECL 到CML 的直流耦合連接方式中分析，我們已經(jīng)知道當(dāng)驅(qū)動(dòng)器和接收器的共模電平不一致時(shí)使用直流耦合方式是非常麻煩的。這里只介紹三種交流耦合的方式。

圖(a)所示使用了5個(gè)電阻器件將阻抗匹配和LVPECL共模電平的產(chǎn)生分開，交流耦合電容前的100ohm電阻起到阻抗匹配作用，交流耦合電容后的4.3K和2.7K端接為L(zhǎng)VPECL提供合適的共模電平并沒有阻抗匹配的作用。這種方式的好處就是可以靈活更換阻值從而兼容多種匹配方案，一般某些器件首次應(yīng)用、沒有十分把握的情況下可以采用這種方式；

圖(b)所示交流耦合電容后面4個(gè)電阻組成戴維南匹配，匹配阻抗并產(chǎn)生LVPECL的共模電平。這種方式已經(jīng)對(duì)(a)方式進(jìn)行了簡(jiǎn)化，但是仍然需要4個(gè)電阻。由于已經(jīng)采用了交流耦合并不需要分壓的形式來(lái)獲得LVPECL的共模電平，基于此就出現(xiàn)了圖(c)所示的匹配方式。

圖(c)所示僅在交流耦合電容前使用一個(gè)100ohm電阻。在經(jīng)過(guò)驗(yàn)證的成熟應(yīng)用中，我們完全可以采用這種方案簡(jiǎn)化設(shè)計(jì)。

LVPECL到LVDS的連接

?直流耦合情況

LVPECL到LVDS 的直流耦合需要構(gòu)建一個(gè)電阻網(wǎng)絡(luò)，如圖17中所示，以滿足LVPECL和LVDS電平之間的共模電平轉(zhuǎn)換、阻抗匹配以及LVDS的輸入電壓要求。因此，設(shè)計(jì)該網(wǎng)絡(luò)時(shí)有這樣幾點(diǎn)必須考慮：

首先，我們知道當(dāng)負(fù)載是50Ω接到Vcc-2V 時(shí)，LVPECL 的輸出性能是最優(yōu)的，因此我們考慮該電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效，這樣就可以列出方程(1)。需要注意的是虛線框中的50ohm電阻是單端LVDS虛擬的到地電阻一般在LVDS接收器的內(nèi)部集成，在方程(1)中不需要考慮。

然后我們還要考慮該電阻網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL 輸出信號(hào)經(jīng)衰減后仍能落在LVDS 的有效輸入范圍內(nèi)。LVPECL輸出的差分幅值的最小值VHmin -VLmax =0.595V、差分幅值最大值VHmax -VLmin =0.93V；LVDS的輸入電壓范圍為100mV~2.4V。也就是說(shuō)需要保證差分幅值最小值不要衰減到100mV以下，由此計(jì)算出電阻網(wǎng)絡(luò)的交流增益要大于100mV/595mV 0.17 。

注意LVDS 的輸入差分阻抗為100Ω，或者每個(gè)單端到虛擬地為50Ω，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等。LVPECL 到LVDS 的直流耦合所需的電阻網(wǎng)絡(luò)需滿足下面方程組：

?交流耦合情況

LVPECL 到LVDS 的交流耦合結(jié)構(gòu)如圖18 所示，LVPECL 的輸出端到地需加直流偏置電阻（142Ω到200Ω），同時(shí)信號(hào)通道上一定要串接50Ω電阻，以提供一定衰減。LVDS 的輸入端到地需加5KΩ電阻，以提供共模偏置。

LVDS到LVPECL的連接

?直流耦合情況

LVDS到LVPECL 的直流耦合結(jié)構(gòu)中需要加一個(gè)電阻網(wǎng)絡(luò)，如圖19 所示，該電阻網(wǎng)絡(luò)完成直流電平的轉(zhuǎn)換。LVDS輸出電平為1.2V，LVPECL的輸入電平為Vcc-1.3V。LVDS 的輸出是以地為基準(zhǔn)，而LVPECL 的輸入是以電源為基準(zhǔn)，這要求考慮電阻網(wǎng)絡(luò)時(shí)應(yīng)注意LVDS 的輸出電位不應(yīng)對(duì)供電電源敏感；另一個(gè)問(wèn)題是需要在功耗和速度方面折中考慮，如果電阻值取的較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS 的輸出性能容易受電源的波動(dòng)影響；還有一個(gè)問(wèn)題就是要考慮電阻網(wǎng)絡(luò)與傳輸線的匹配。電阻值可以通過(guò)下面的方程導(dǎo)出。

在Vcc 電壓為3.3V 時(shí)，解上面的方程得：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V，VB=2.0V，RIN=49Ω，Gain=0.62。LVDS 的最小差分輸出信號(hào)擺幅為500mV，在上面結(jié)構(gòu)中加到LVPECL 輸入端的信號(hào)擺幅變?yōu)?10mV，該幅度低于LVPECL 的輸入標(biāo)準(zhǔn)。因此不推薦使用LVDS來(lái)驅(qū)動(dòng)LVPECL電平。在實(shí)際應(yīng)用中，可根據(jù)器件的實(shí)際性能、以及SI仿真的結(jié)果做出自己的判斷。

?交流耦合情況

類似于CML電平到LVPECL電平的互連，交流耦合的情況有如下三種方式，關(guān)鍵是保證LVDS輸出擺幅一定要滿足LVPECL輸入要求，這需要結(jié)合驅(qū)動(dòng)、接收芯片的性能以及SI仿真的結(jié)果進(jìn)行判斷。