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modelsim仿真和實(shí)際上板結(jié)果不一致的原因及其解決辦法

FPGA通信小白成長(zhǎng)之路 ? 來(lái)源:FPGA通信小白成長(zhǎng) ? 2023-06-11 15:04 ? 次閱讀

問(wèn)題

某項(xiàng)目在完成算法模型的modelsim仿真之后,開(kāi)始硬件上板調(diào)試。在modelsim仿真階段,仿真結(jié)果正常,符號(hào)算法預(yù)期,然而在硬件上板調(diào)試階段,實(shí)際測(cè)試結(jié)果卻和仿真不一致,且差異較大。

開(kāi)始遇到這個(gè)問(wèn)題我是十分詫異的,因?yàn)橐话銇?lái)說(shuō),仿真對(duì)了,上板大概率就能對(duì),因?yàn)橛玫氖峭瑯拥拇a,只不過(guò)一個(gè)是仿真,一個(gè)是上板,然而結(jié)果就是不一樣。

解決辦法

后來(lái)經(jīng)過(guò)我的總結(jié),遇到此類現(xiàn)象,解決辦法概括為一句話:

找modelsim仿真和實(shí)際上板的區(qū)別。

1,時(shí)序的區(qū)別

仿真時(shí)都是理想的時(shí)序,時(shí)鐘按照我們約定的周期運(yùn)行仿真,結(jié)果也是理想的。實(shí)際上板后,由于布局布線的原因,綜合后的邏輯電路某些信號(hào)可能時(shí)序延遲過(guò)大,導(dǎo)致上板的邏輯和仿真有所偏差。

這個(gè)時(shí)候首先就是要檢查程序中是否有報(bào)紅的時(shí)序問(wèn)題,解決時(shí)序問(wèn)題(參照之前的文章),合理約束時(shí)鐘周期,合理解決時(shí)序問(wèn)題,解決之后再次綜合上板,觀測(cè)是否還有差異。

2,輸入?yún)?shù)和初始值的區(qū)別

雖然仿真和實(shí)現(xiàn)的代碼完全一樣,但在仿真中,使用的是我們自己設(shè)定的輸入?yún)?shù),某些變量的初始值也是我們仿真設(shè)定好的,因此在某模塊的功能異常時(shí),仔細(xì)看看該模塊的輸入?yún)?shù)和初始值,在仿真和實(shí)現(xiàn)中有何不同。

3,次數(shù)的區(qū)別

modelsim仿真往往只對(duì)某個(gè)模塊仿真1次或者幾次,而實(shí)際上板中,有可能故障是在幾十次,幾百次,甚至更多次后才會(huì)出現(xiàn)。在實(shí)際上板中,某個(gè)模塊最初的幾次運(yùn)行中也許不會(huì)出問(wèn)題,但如果模塊中的邏輯不嚴(yán)密,隨著時(shí)間的推移,運(yùn)行次數(shù)的增加,錯(cuò)誤積累到一定條件下,就會(huì)觸發(fā)bug,這種錯(cuò)誤往往是極難發(fā)現(xiàn)的。





審核編輯:劉清

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原文標(biāo)題:modelsim仿真和實(shí)際上板結(jié)果不一致

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