verilog整數(shù)四則運(yùn)算的位寬考量簡(jiǎn)介

加、減 使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對(duì)加減不加區(qū)分，對(duì)有無符號(hào)也不加以區(qū)分。

為了不丟失進(jìn)位，M位+N位時(shí)，設(shè)M>=N，則結(jié)果需要M+1位儲(chǔ)存結(jié)果

圖源：Xilinx FPGA數(shù)字信號(hào)處理設(shè)計(jì)：基礎(chǔ)版 (杜勇)，下同

當(dāng)多個(gè)數(shù)據(jù)累加時(shí)，顯然多一位存儲(chǔ)結(jié)果，結(jié)果能夠表示2倍（無符號(hào)數(shù)）；當(dāng)擁有3-4個(gè)操作數(shù)時(shí)，結(jié)果的最大值為4倍的單個(gè)操作數(shù)表示的最大值，因而增加2bit即可；類似的5-8個(gè)操作數(shù)，最大為8倍，因而增加3bit即可

另一方面，當(dāng)計(jì)算結(jié)果能夠被約束時(shí)，不加證明地，存在一個(gè)結(jié)論：多個(gè)數(shù)相加，若結(jié)果需要Nbit即可，計(jì)算的中間值也只需Nbit

上面的計(jì)算過程若按照6bit運(yùn)算過程如下，結(jié)果是一致的

2、乘法

對(duì)于無符號(hào)數(shù)，N位*M位將得到N+M位的結(jié)果。可以直觀的證明，如下圖移位相加，N*M將移位（M-1)次，從而至少有（N+M-1)位，若加法出現(xiàn)進(jìn)位，還需要額外1bit，共（N+M)位

有符號(hào)數(shù)，最高位需要表征符號(hào)，同樣進(jìn)行無符號(hào)乘法，再確定符號(hào)。因而N*M的有符號(hào)數(shù)，可以看成（N-1)*(M-1）的無符號(hào)數(shù)相乘，結(jié)果需要N+M-2位，還需要增加符號(hào)位，因而總共需要N+M-1位。

3、除法

除法更為簡(jiǎn)單，M/N，對(duì)于整數(shù)而言，N的絕對(duì)值大于等于1，因而商最大和M一樣，只需要M位就行。

4、more

當(dāng)結(jié)果位寬不夠，會(huì)進(jìn)行截?cái)?，帶來丟失精度的計(jì)算結(jié)果。

審核編輯：劉清