鎖相環(huán)(PLL)電路設(shè)計及仿真分析

本文以SoC中的PLL為例，對PLL電路進行設(shè)計和仿真。

首先回顧一下核心參數(shù)：

設(shè)計指標(biāo)：

下面對子模塊進行設(shè)計

1）鑒頻鑒相器（PFD）

本文選擇DFF based PFD，其電路結(jié)構(gòu)如下

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這里需要注意的就是dead zone，即死區(qū)時間。

假定不加入圖中的DLY模塊，當(dāng)Ref和FB rising edge很接近，受限于電路的速度，GoFaster/GoSlower可能會是很窄的脈沖，那么charge pump將不能打開。從傳輸函數(shù)上看，當(dāng)相位誤差為0附近的這段區(qū)域，PFD+CP的增益將會變小甚至是0，導(dǎo)致傳輸函數(shù)出現(xiàn)非線性，從而jitter變大。

因為我們需要設(shè)計一定的死區(qū)時間，假定120ps，仿真看下PFD的行為如下

2）電荷泵（charge pump）

本文選擇Young提出的經(jīng)典結(jié)構(gòu)，由于virtual vctl的引入，有效的對抗了時鐘饋通和電荷注入，保證了CP具備良好的線性度。其電路結(jié)構(gòu)如下

電荷泵的電流為2uA，PFD+CP聯(lián)合仿真瞬態(tài)結(jié)果如下

如果是RF或者ADC應(yīng)用，那么需要對CP的結(jié)構(gòu)、電流、Noise進行優(yōu)化。本文是SoC應(yīng)用，所以CP的noise并不重要，這里只要保證基本的功能、良好的線性度即可。

3）環(huán)路濾波器（LPF）

目前主流的環(huán)路濾波器結(jié)構(gòu)為雙CP、gm-C filter結(jié)構(gòu)，可以有效的減小面積、提高CP線性度、降低電阻噪聲。

針對SoC應(yīng)用，為降低設(shè)計復(fù)雜度，本文采用了連續(xù)時間、無源環(huán)路濾波器結(jié)構(gòu)，即僅R和C構(gòu)成，如下圖所示

4）壓控振蕩器（VCO）

本文采用V2I+ICO（Ring）結(jié)構(gòu)的壓控振蕩器，環(huán)形振蕩器采用三級反相器實現(xiàn)。如下圖所示，

charge pump的電壓為1V，為保證up和dn電流線性度，vctrl電壓范圍設(shè)定為0.2V~0.8V，這樣Corner下需要保證振蕩器最高振蕩頻率>2GHz

Kvco~=4.1GHz/V

5）電平轉(zhuǎn)換器（level shift）

VCO電平轉(zhuǎn)換器，一般有dc和ac兩種結(jié)構(gòu)，本文采用dc結(jié)構(gòu)，示意圖如下

6）環(huán)路分頻器（loop divier）

支持4~77連續(xù)分頻，本文采用 2/3 Prescaler+N-divider結(jié)構(gòu)

采用Prescaler目的是為了降低N-divider的速度要求，timing更好實現(xiàn)。

配置N_div=9，仿真波形如下：

7）鎖相環(huán)頂層（PLL）

配置240M/1.2G，Top仿真結(jié)果如下