高速信號集成電路測試方法

隨著集成電路技術的發(fā)展，高速信號的設計技術指標不斷更新，系統(tǒng)中的數(shù)據(jù)傳輸速率已經提高到數(shù)十 Gbit/s 乃至數(shù)百 Gbit/s，這就給測試系統(tǒng)、測試硬件設計、測試信號傳輸質量等帶來了新的挑戰(zhàn)和更高的難度。我國采用的通用方案是通過誤碼率測試分析對高速接口電路性能進行評價，但這種方法測試效率低，且無法系統(tǒng)、全面地評價高速接口的電平和時序特性，以及可靠性等。高效、系統(tǒng)性的測試評價方案是應用自動測試裝備 (ATE)，結合高端 ATE 的高質量資源、砂件設計技水及測試算法開發(fā)，不儀可以保證高速信號測試位輸?shù)馁|量，還可以實現(xiàn)對高速信號芯片智能化，自動化的全面性測試評估。圖所示的是高速信號從ATE輸出端到被測芯片引腳的變化。

通常，測試中評價高速信號的參數(shù)包括誤碼率（BER）、眼圖（EveDiagram）、電壓擺幅（Voltage Swing）、共模電壓 (Gommon Mode Voltage)、輸出偏斜 （Output Skew)、抖動（Jitter） 等。評價高速串行數(shù)據(jù)傳輸端口特性的主要參數(shù)如下所述。

(1） 高速端口電壓特性參數(shù)：主要包括共模輸人電壓范圍、差模輸人電壓范圍．預加重電壓和去加重電壓的幅度、共模輸出電壓、端口漏電。

（2）高速端口時間特性參數(shù)：主要包括高速信號的頻率范圍、輸出信號的上升/下降時間、發(fā)送/接收時延。

(3）傳輸可靠性特性參數(shù)：主要包括本地時鐘抖動容限、高速串行信號輸人抖動容限和高速串行信號輸出抖動幅度。

進行高速信號測試時，為解決低電壓差分信號 (Low Voltage DifferentialSignals， LVDS)的測試難點，可以將自動測試系統(tǒng)的兩個差分通道 (DifferentialChannel)與待測芯片的發(fā)射端或接收端相連，并在待測芯片附近設計 100Ω的電阻作為終端。圖所示的是典型 LVDS 發(fā)射芯片測試方案。

日前，主流高速信號集成電路測試系統(tǒng)驅動電平的精度可達 10mV，比較器的最小過驅動（Overdrive） 電平為 50mV，可以滿足 LVDS 高速小信號測試的要求。但末來下一代超高速信號將會給測試帶來更多的挑戰(zhàn)，需要從新波形和系統(tǒng)設計仿真、頻譜和信號分析、光通信和高速測試等方向研發(fā)更加靈活、可靠的測試方案，以期獲得準確、穩(wěn)定的測試結果。

審核編輯：湯梓紅