面向驗(yàn)證工程師的PCIe擴(kuò)頻時(shí)鐘（SSC）

作者：Narasimha Babu G V L、Udit Kumar 和 Anand Shirahatti

我們中許多主要從事數(shù)字驗(yàn)證和設(shè)計(jì)工作的人都不受物理層細(xì)節(jié)的影響。只有少數(shù)專家密切關(guān)注這些細(xì)節(jié)。因此，對(duì)于我們其他人來(lái)說(shuō)，驗(yàn)證和調(diào)試擴(kuò)頻時(shí)鐘（SSC）可能是一項(xiàng)艱巨的任務(wù)。

這篇博文是一個(gè)快速的問(wèn)答，讓您快速開(kāi)始了解PCI Express（PCIe）擴(kuò)頻時(shí)鐘（SSC）技術(shù)的一些復(fù)雜性。

在這里，您可以了解有關(guān)適用于第 4 代就緒 PCIe 和 PCIe 測(cè)試套件的 Synopsys VC 驗(yàn)證 IP 的更多信息。

什么是擴(kuò)頻時(shí)鐘？為什么使用它？

擴(kuò)頻時(shí)鐘是以受控方式對(duì)系統(tǒng)時(shí)鐘進(jìn)行抖動(dòng)以降低峰值能量含量的過(guò)程。SSC技術(shù)用于最小化電磁干擾（EMI）和/或通過(guò)聯(lián)邦通信委員會(huì)（FCC）的要求。

如果將時(shí)鐘信號(hào)轉(zhuǎn)換為頻域，則會(huì)在時(shí)鐘頻率處發(fā)現(xiàn)高能量尖峰（下圖3中1GHz處的非擴(kuò)展藍(lán)色尖峰）。擴(kuò)頻是一種將此尖峰分布在頻帶上以降低信號(hào)頻率處的功率的方法（圖1中的紅色擴(kuò)展）。

圖 1：采用擴(kuò)頻時(shí)鐘的 3GHz 時(shí)鐘的頻譜幅度降低

擴(kuò)頻時(shí)鐘是如何實(shí)現(xiàn)的？

擴(kuò)頻時(shí)鐘使用調(diào)制來(lái)實(shí)現(xiàn)頻譜功率的擴(kuò)展。載波信號(hào)通常是高頻時(shí)鐘信號(hào)，與低頻調(diào)制器信號(hào)進(jìn)行調(diào)制。雖然整體能量不變，但峰值功率降低。峰值能量色散量取決于調(diào)制帶寬、擴(kuò)頻深度和擴(kuò)頻曲線。

由此產(chǎn)生的SSC調(diào)制載波信號(hào)最終的抖動(dòng)比未調(diào)制載波信號(hào)高得多。

最常見(jiàn)的調(diào)制技術(shù)是下擴(kuò)頻和中心擴(kuò)頻：

下擴(kuò)頻：載波按指定的百分比調(diào)制至低于標(biāo)稱頻率，而不是更高

中心擴(kuò)展：載波按指定百分比調(diào)制高于和低于標(biāo)稱頻率

下面的圖2顯示了一個(gè)3Ghz載波時(shí)鐘信號(hào)，使用0KHz三角波時(shí)下行擴(kuò)展5.30%。在Y軸上，您可以看到載波頻率的上升和下降。所有擴(kuò)頻載波頻率值仍低于 3 GHz。

圖 2：3GHZ 載波信號(hào)頻率變化，下行擴(kuò)展 SSC 時(shí)鐘為 0.5%

PCIe 支持哪些不同的時(shí)鐘架構(gòu)？它們都支持 SSC 嗎？

PCIe 支持三種不同類型的時(shí)鐘架構(gòu)：

公共參考時(shí)鐘（公共參考時(shí)鐘）

數(shù)據(jù)時(shí)鐘

單獨(dú)的參考時(shí)鐘（單獨(dú)的參考時(shí)鐘）

通用 Refclk 是商用設(shè)備中支持最廣泛的架構(gòu)。但是，必須將相同的時(shí)鐘源分配給每個(gè) PCIe 設(shè)備，同時(shí)將設(shè)備之間的時(shí)鐘到時(shí)鐘偏斜保持在 12 ns 以下。這可能是大型電路板的問(wèn)題，或者將背板連接器交叉到另一個(gè)電路板時(shí)。

如果低偏斜配置不可行，例如在長(zhǎng)電纜實(shí)現(xiàn)中，則可以使用兩端具有獨(dú)立時(shí)鐘的獨(dú)立 Refclk 架構(gòu)。但是 Gen 2.0 基本規(guī)范不允許在單獨(dú)的 Refclk 實(shí)現(xiàn)上使用 SSC。它僅在 2013 年通過(guò) ECN：獨(dú)立的 Refclk 獨(dú)立 SSC （SRIS） 架構(gòu)啟用，該架構(gòu)成為 3 年 1 月發(fā)布的 2013.<> 基本規(guī)范的一部分。

數(shù)據(jù)時(shí)鐘 Refclk 架構(gòu)是最簡(jiǎn)單的，因?yàn)樗恍枰粋€(gè)時(shí)鐘源，位于發(fā)射器上。接收器提取并同步到嵌入在傳輸數(shù)據(jù)中的時(shí)鐘。數(shù)據(jù)時(shí)鐘架構(gòu)是在 2 年發(fā)布 PCIe 0.2007 標(biāo)準(zhǔn)時(shí)引入的。

您可以在此處了解有關(guān)時(shí)鐘架構(gòu)的更多信息。

要了解有關(guān)SRIS的更多信息，以下是Synopsys研究員John Stonick的另一個(gè)富有洞察力的短視頻。

SSC 是否在所有速度下都受支持？

是的。所有四種速度 2.5 GT/s（第 1 代）、5 GT/s（第 2 代）、8 GT/s（第 3 代）和 16 GT/s（第 4 代）均可支持 SSC。相同的擴(kuò)頻時(shí)鐘參數(shù)適用于所有四種速度。

圖 3：第 4 代 PCIe 基本規(guī)范中的 Refclk 參數(shù)快照（來(lái)源：PCI-SIG）

上表中我們需要注意的一些關(guān)鍵參數(shù)：

FREFCLK:參考頻率可以有 +/-300 PPM 的變化。對(duì)于單獨(dú)時(shí)鐘架構(gòu)，接收器必須容忍600 PPM的最壞情況抖動(dòng)。

FSSC:這是調(diào)制波的頻率。這通常是三角形的。

TSS-FREQ-DEVIATION: 這表示 PCIe 使用向下傳播的 SSC。應(yīng)用此點(diǎn)差可將攜帶頻率降低 -0.5%。這意味著額外的 5000 PPM 抖動(dòng)。因此，啟用擴(kuò)頻的獨(dú)立時(shí)鐘的總抖動(dòng)將為5600 PPM。

擴(kuò)頻時(shí)鐘的驗(yàn)證提供的價(jià)值是多少？

從被測(cè)設(shè)計(jì)（DUT）的角度來(lái)看，主要價(jià)值在于驗(yàn)證接收器的時(shí)鐘數(shù)據(jù)恢復(fù)建模，以處理抖動(dòng)的巨大變化（高達(dá)5600 ppm），尤其是在SRIS模式下。

如何目視驗(yàn)證 SSC 是否真的發(fā)生？

有多種方法。最簡(jiǎn)單的方法是，您可以將“時(shí)鐘周期信號(hào)”可視化，通常是浮點(diǎn)數(shù)據(jù)類型（SystemVerilog 中的實(shí)際類型），如果它可以在波形查看器中作為模擬信號(hào)訪問(wèn)。

如果無(wú)法訪問(wèn)，則通過(guò)簡(jiǎn)單的監(jiān)視器收集以線速運(yùn)行的Refclk或內(nèi)部生成的傳輸位時(shí)鐘的時(shí)間戳和周期，假設(shè)您使用33Khz調(diào)制，則至少為30us。在 X 軸上繪制時(shí)間戳，在 Y 軸上繪制時(shí)鐘的持續(xù)時(shí)間。您應(yīng)該能夠看到與圖 2 中所示的配置文件匹配的配置文件。

為了成功驗(yàn)證擴(kuò)頻時(shí)鐘，您使用的 PCIe 驗(yàn)證 IP 需要支持 SSC。它應(yīng)該為您提供以不同速度打開(kāi)或關(guān)閉擴(kuò)頻的可編程性。此外，它還應(yīng)支持規(guī)范定義的SSC配置文件，用于0.5%的下行傳播。它還應(yīng)該允許在30Khz（最小）和33Khz（最大）范圍內(nèi)的調(diào)制信號(hào)頻率方面進(jìn)行編程。Synopsys PCIe VIP 加載了所有這些功能以及更多功能。

審核編輯：郭婷