如何在verilog中使用If語(yǔ)句和case語(yǔ)句？

在這篇文章中，我們討論了verilog中最常用的兩個(gè)結(jié)構(gòu)-if語(yǔ)句和case語(yǔ)句。

我們?cè)谏弦黄恼轮幸呀?jīng)看到了如何使用程序塊（例如 always 塊來(lái)編寫(xiě)按順序執(zhí)行的 verilog 代碼。 我們還可以在程序塊中使用許多語(yǔ)句來(lái)控制在我們的verilog設(shè)計(jì)中信號(hào)賦值的方式。

這些語(yǔ)句統(tǒng)稱(chēng)為順序語(yǔ)句。case 語(yǔ)句和 if 語(yǔ)句都是 verilog 中順序語(yǔ)句的示例。在這篇文章的其余部分，我們將討論如何在verilog中使用這兩個(gè)語(yǔ)句。

然后，我們考慮這兩個(gè)結(jié)構(gòu)的簡(jiǎn)短示例，以說(shuō)明我們?nèi)绾卧趯?shí)踐中使用它們。

Verilog If 語(yǔ)句

if 語(yǔ)句是一個(gè)條件語(yǔ)句，它使用布爾條件來(lái)確定要執(zhí)行哪些verilog代碼塊。只要條件的計(jì)算結(jié)果為 true，就會(huì)執(zhí)行與該條件關(guān)聯(lián)的代碼分支。此語(yǔ)句類(lèi)似于其他編程語(yǔ)言（如 C）中使用的 if 語(yǔ)句。

下面的 verilog 代碼片段顯示了 if 語(yǔ)句的基本語(yǔ)法。

如果我們不需要 else 和 else 分支，我們可以從語(yǔ)句中刪除它們。事實(shí)上，我們已經(jīng)在關(guān)于always塊的帖子中看到了這一點(diǎn)，我們?cè)谄渲惺褂?posedge 宏來(lái)檢測(cè)時(shí)鐘信號(hào)的上升沿。如果需要，我們可以包含盡可能多的其他分支，以正確建模底層電路。

if 語(yǔ)句使用布爾條件來(lái)確定要執(zhí)行的代碼行。

在上面的代碼段中，這些表達(dá)式由 和 給出。這些表達(dá)式按順序計(jì)算，如果表達(dá)式的計(jì)算結(jié)果為 true，則執(zhí)行與表達(dá)式關(guān)聯(lián)的代碼。 if 語(yǔ)句只有一個(gè)分支將執(zhí)行。這通常是計(jì)算結(jié)果為 true 的第一個(gè)表達(dá)式。唯一的例外情況是，當(dāng)所有表達(dá)式都不為 true 時(shí)。在這種情況下，將執(zhí)行 else 分支中的代碼。當(dāng)我們?cè)?if 語(yǔ)句代碼中省略 else 分支時(shí)，在這種情況下不會(huì)執(zhí)行任何分支。

與每個(gè)分支關(guān)聯(lián)的代碼可以包含任何有效的 verilog 代碼，包括進(jìn)一步的 if 語(yǔ)句。此方法稱(chēng)為嵌套 if 語(yǔ)句。 在 verilog 中使用這種類(lèi)型的代碼時(shí)，我們應(yīng)該注意限制嵌套語(yǔ)句的數(shù)量，因?yàn)樗赡軙?huì)導(dǎo)致滿(mǎn)足時(shí)間的困難。

If 語(yǔ)句示例

我們已經(jīng)看到了 if 語(yǔ)句的實(shí)際示例，當(dāng)在 verilog always塊的帖子中對(duì)觸發(fā)器進(jìn)行建模時(shí)。為了更徹底地演示此結(jié)構(gòu)，讓我們考慮一個(gè)時(shí)鐘多路復(fù)用器的示例。

在本例中，我們將使用異步復(fù)位的 D 類(lèi)型觸發(fā)器來(lái)保存多路復(fù)用器的輸出。下面的電路圖顯示了我們將在本例中使用的電路。

下面的代碼片段顯示了我們?nèi)绾问褂脝蝹€(gè) always 塊和 if 語(yǔ)句來(lái)實(shí)現(xiàn)這一點(diǎn)。

在此示例中，我們使用第一個(gè)if語(yǔ)句在復(fù)位時(shí)觸發(fā)，輸出0。當(dāng)復(fù)位無(wú)效時(shí)，always塊已由時(shí)鐘的上升沿觸發(fā)。我們使用第一個(gè) if 語(yǔ)句的 else 分支來(lái)被觸發(fā)，我們使用第二個(gè)if語(yǔ)句來(lái)模擬多路復(fù)用電路的行為。這是 verilog 中嵌套 if 語(yǔ)句的示例。

當(dāng) addr 信號(hào)為 0b時(shí)，我們使用嵌套 if 語(yǔ)句的第一個(gè)分支被觸發(fā)，將輸入a賦值給輸出。然后，我們使用嵌套 if 語(yǔ)句的 else 分支來(lái)捕獲 addr信號(hào)為1b 時(shí)的情況。 我們也可以在這里使用 else-if 類(lèi)型語(yǔ)句，但 else 語(yǔ)句更簡(jiǎn)潔。這兩種情況下的行為是相同的，因?yàn)樾盘?hào)在實(shí)際電路中只能是0b或1b。

Verilog case語(yǔ)句

我們使用 verilog case 語(yǔ)句根據(jù)設(shè)計(jì)中給定信號(hào)的值選擇要執(zhí)行的代碼塊。當(dāng)我們?cè)趘erilog中編寫(xiě)語(yǔ)句時(shí)，我們指定了一個(gè)要監(jiān)視和評(píng)估的輸入信號(hào)。然后將該信號(hào)的值與case語(yǔ)句的每個(gè)分支中指定的值進(jìn)行比較。找到輸入信號(hào)值的匹配項(xiàng)后，將執(zhí)行與該值關(guān)聯(lián)的分支。 verilog case語(yǔ)句執(zhí)行的功能 C語(yǔ)言中的switch語(yǔ)句相同。下面的代碼片段顯示了 verilog 中case語(yǔ)句的一般語(yǔ)法。

可以刪除語(yǔ)句的默認(rèn)分支，盡管這是不可取的。如果刪除默認(rèn)分支，則<變量>的所有有效值都必須具有自己的分支。與 if 語(yǔ)句一樣，與每個(gè)分支關(guān)聯(lián)的代碼可以包含任何有效的 verilog 代碼。這包括進(jìn)一步嵌套順序語(yǔ)句，例如if或case語(yǔ)句。同樣，我們應(yīng)該嘗試限制嵌套語(yǔ)句的數(shù)量，因?yàn)樗梢愿p松地滿(mǎn)足我們的計(jì)時(shí)要求。

case語(yǔ)句示例 為了更好地演示erilog中使用case語(yǔ)句的使用方式，讓我們考慮一個(gè)基本示例。在本例中，我們將介紹一個(gè)簡(jiǎn)單的四比一多路復(fù)用電路。 我們經(jīng)常使用 case 語(yǔ)句在 verilog 中對(duì)大型多路復(fù)用器進(jìn)行建模，因?yàn)樗傻拇a比基于連續(xù)賦值的實(shí)現(xiàn)更具可讀性。下面的電路圖顯示了我們將在本例中使用的電路。

下面的代碼片段顯示了我們將如何使用 case 語(yǔ)句實(shí)現(xiàn)此電路。

此示例顯示了使用 verilog中的case語(yǔ)句對(duì)多路復(fù)用器進(jìn)行建模是多么簡(jiǎn)單。事實(shí)上，case語(yǔ)句提供了在 verilog 中對(duì)多路復(fù)用器進(jìn)行建模的最直觀方法。 雖然這個(gè)例子很簡(jiǎn)單，但有幾個(gè)要點(diǎn)我們應(yīng)該更詳細(xì)地考慮。在這個(gè)例子中首先要注意的是，我們使用阻塞賦值。這樣做的原因是我們正在對(duì)組合邏輯進(jìn)行建模，而非阻塞分配通常會(huì)導(dǎo)致在我們的設(shè)計(jì)中放置觸發(fā)器。

這里要注意的另一件事是，我們可以從此示例中刪除默認(rèn)關(guān)鍵字。然后，我們將顯式列出輸出d 值所需的 addr 值。但是，我們?cè)诖耸纠邪四J(rèn)關(guān)鍵字，以演示應(yīng)如何使用它。

審核編輯：劉清