簡(jiǎn)述ESD的原理和測(cè)試2

隨著摩爾定律的進(jìn)一步縮小，器件尺寸越來(lái)越小，結(jié)深越來(lái)越淺，GOX越來(lái)越薄，所以靜電擊穿越來(lái)越容易，而且在Advance制程里面，Silicide引入也會(huì)讓靜電擊穿變得更加尖銳，所以幾乎所有的芯片設(shè)計(jì)都要克服靜電擊穿問(wèn)題。

靜電放電保護(hù)可以從FAB端的Process解決，也可以從IC設(shè)計(jì)端的Layout來(lái)設(shè)計(jì)，所以你會(huì)看到Prcess有一個(gè)ESD的option layer，或者Design rule里面有ESD的設(shè)計(jì)規(guī)則可供客戶選擇等等。當(dāng)然有些客戶也會(huì)自己根據(jù)SPICE model的電性通過(guò)layout來(lái)設(shè)計(jì)ESD。

1、制程上的ESD：要么改變PN結(jié)，要么改變PN結(jié)的負(fù)載電阻，而改變PN結(jié)只能靠ESD_IMP了，而改變與PN結(jié)的負(fù)載電阻，就是用non-silicide或者串聯(lián)電阻的方法了。

1. Source/Drain的ESD implant：因?yàn)槲覀兊腖DD結(jié)構(gòu)在gate poly兩邊很容易形成兩個(gè)淺結(jié)，而這個(gè)淺結(jié)的尖角電場(chǎng)比較集中，而且因?yàn)槭菧\結(jié)，所以它與Gate比較近，所以受Gate的末端電場(chǎng)影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據(jù)這個(gè)理論，我們需要一個(gè)單獨(dú)的器件沒(méi)有LDD，但是需要另外一道ESD implant，打一個(gè)比較深的N+_S/D，這樣就可以讓那個(gè)尖角變圓而且離表面很遠(yuǎn)，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個(gè)額外的MOS的Gate就必須很長(zhǎng)防止穿通(punchthrough)，而且因?yàn)槠骷灰粯恿耍孕枰獑为?dú)提取器件的SPICE Model。

2. 接觸孔(contact)的ESD implant：在LDD器件的N+漏極的孔下面打一個(gè)P+的硼，而且深度要超過(guò)N+漏極(drain)的深度，這樣就可以讓原來(lái)Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發(fā)生擊穿之前先從Drain擊穿導(dǎo)走從而保護(hù)Drain和Gate的擊穿。所以這樣的設(shè)計(jì)能夠保持器件尺寸不變，且MOS結(jié)構(gòu)沒(méi)有改變，故不需要重新提取SPICE model。當(dāng)然這種智能用于non-silicide制程，否則contact你也打不進(jìn)去implant。

3. SAB (SAlicide Block)：一般我們?yōu)榱私档蚆OS的互連電容，我們會(huì)使用silicide/SAlicide制程，但是這樣器件如果工作在輸出端，我們的器件負(fù)載電阻變低，外界ESD電壓將會(huì)全部加載在LDD和Gate結(jié)構(gòu)之間很容易擊穿損傷，所以在輸出級(jí)的MOS的Silicide/Salicide我們通常會(huì)用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個(gè)photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。

4)串聯(lián)電阻法：這種方法不用增加光罩，應(yīng)該是最省錢的了，原理有點(diǎn)類似第三種(SAB)增加電阻法，我就故意給他串聯(lián)一個(gè)電阻(比如Rs_NW，或者HiR，等)，這樣也達(dá)到了SAB的方法。

2、設(shè)計(jì)上的ESD：這就完全靠設(shè)計(jì)者的功夫了，有些公司在設(shè)計(jì)規(guī)則就已經(jīng)提供給客戶solution了，客戶只要照著畫(huà)就行了，有些沒(méi)有的則只能靠客戶自己的designer了，很多設(shè)計(jì)規(guī)則都是寫著這個(gè)只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結(jié)在I/O端承受ESD的浪涌(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。

以NMOS為例，原理都是Gate關(guān)閉狀態(tài)，Source/Bulk的PN結(jié)本來(lái)是短接0偏的，當(dāng)I/O端有大電壓時(shí)，則Drain/Bulk PN結(jié)雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導(dǎo)致Bulk/Source的PN正偏，所以這個(gè)MOS的寄生橫向NPN管進(jìn)入放大區(qū)(發(fā)射結(jié)正偏,集電結(jié)反偏)，所以呈現(xiàn)Snap-Back特性，起到保護(hù)作用。PMOS同理推導(dǎo)。

這個(gè)原理看起來(lái)簡(jiǎn)單，但是設(shè)計(jì)的精髓(know-how)是什么？怎么觸發(fā)BJT？怎么維持Snap-back？怎么撐到HBM>2KV or 4KV？

如何觸發(fā)？必須有足夠大的襯底電流，所以后來(lái)發(fā)展到了現(xiàn)在普遍采用的多指交叉并聯(lián)結(jié)構(gòu)(multi-finger)。但是這種結(jié)構(gòu)主要技術(shù)問(wèn)題是基區(qū)寬度增加，放大系數(shù)減小，所以Snap-back不容易開(kāi)啟。而且隨著finger數(shù)量增多，會(huì)導(dǎo)致每個(gè)finger之間的均勻開(kāi)啟變得很困難，這也是ESD設(shè)計(jì)的瓶頸所在。

如果要改變這種問(wèn)題，大概有兩種做法(因?yàn)閠riger的是電壓，改善電壓要么是電阻要么是電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一個(gè)高阻的non-Silicide區(qū)域，使得漏極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上面的接觸孔P+ ESD imp)，在N+Drain下面打一個(gè)P+，降低Drain的雪崩擊穿電壓，更早有比較多的雪崩擊穿電流(詳見(jiàn)文獻(xiàn)論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對(duì)于Snap-back的ESD有兩個(gè)小小的常識(shí)要跟大家分享一下：

1)NMOS我們通常都能看到比較好的Snap-back特性，但是實(shí)際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個(gè)道理同HCI效應(yīng)，主要是因?yàn)镹MOS擊穿時(shí)候產(chǎn)生的是電子，遷移率很大，所以Isub很大容易使得Bulk/Source正向?qū)?，但是PMOS就難咯。

2. Trigger電壓/Hold電壓: Trigger電壓當(dāng)然就是之前將的snap-back的第一個(gè)拐點(diǎn)(Knee-point)，寄生BJT的擊穿電壓，而且要介于BVCEO與BVCBO之間。而Hold電壓就是要維持Snap-back持續(xù)ON，但是又不能進(jìn)入柵鎖(Latch-up)狀態(tài)，否則就進(jìn)入二次擊穿(熱擊穿)而損壞了。還有個(gè)概念就是二次擊穿電流，就是進(jìn)入Latch-up之后I^2*R熱量驟增導(dǎo)致硅融化了，而這個(gè)就是要限流，可以通過(guò)控制W/L，或者增加一個(gè)限流高阻，最簡(jiǎn)單最常用的方法是拉大Drain的距離/拉大SAB的距離(ESD rule的普遍做法)。

3、柵極耦合(Gate-Couple) ESD技術(shù)：我們剛剛講過(guò)，Multi-finger的ESD設(shè)計(jì)的瓶頸是開(kāi)啟的均勻性，假設(shè)有10只finger，而在ESD 放電發(fā)生時(shí)，這10 支finger 并不一定會(huì)同時(shí)導(dǎo)通(一般是因Breakdown 而導(dǎo)通)，常見(jiàn)到只有2-3 支finger會(huì)先導(dǎo)通，這是因布局上無(wú)法使每finger的相對(duì)位置及拉線方向完全相同所致，這23 支finger 一導(dǎo)通，ESD電流便集中流向這23支的finger，而其它的finger 仍是保持關(guān)閉的，所以其ESD 防護(hù)能力等效于只有2~3 支finger的防護(hù)能力，而非10 支finger 的防護(hù)能力。

這也就是為何組件尺寸已經(jīng)做得很大，但ESD 防護(hù)能力并未如預(yù)期般地上升的主要原因，增打面積未能預(yù)期帶來(lái)ESD增強(qiáng)，怎么辦？其實(shí)很簡(jiǎn)單，就是要降低Vt1(Trigger電壓)，我們通過(guò)柵極增加電壓的方式，讓襯底先開(kāi)啟代替擊穿而提前導(dǎo)通產(chǎn)生襯底電流，這時(shí)候就能夠讓其他finger也一起開(kāi)啟進(jìn)入導(dǎo)通狀態(tài)，讓每個(gè)finger都來(lái)承受ESD電流，真正發(fā)揮大面積的ESD作用。

但是這種GCNMOS的ESD設(shè)計(jì)有個(gè)缺點(diǎn)是溝道開(kāi)啟了產(chǎn)生了電流容易造成柵氧擊穿，所以他不見(jiàn)的是一種很好的ESD設(shè)計(jì)方案，而且有源區(qū)越小則柵壓的影響越大，而有源區(qū)越大則snap-back越難開(kāi)啟，所以很難把握。

4、還有一種復(fù)雜的ESD保護(hù)電路: 可控硅晶閘管(SCR: Silicon Controlled Rectifier)，它就是我們之前講過(guò)的CMOS寄生的PNPN結(jié)構(gòu)觸發(fā)產(chǎn)生Snap-Back并且Latch-up，通過(guò)ON/OFF實(shí)現(xiàn)對(duì)電路的保護(hù)，大家可以回顧一下，只要把上一篇里面那些抑制LATCH-up的factor想法讓其發(fā)生就可以了，不過(guò)只能適用于Layout，不能適用于Process，否則Latch-up又要fail了。

最后，ESD的設(shè)計(jì)學(xué)問(wèn)太深了，我這里只是拋磚引玉給FAB的人科普一下了，基本上ESD的方案有如下幾種:電阻分壓、二極管、MOS、寄生BJT、SCR(PNPN structure)等幾種方法。而且ESD不僅和Design相關(guān)，更和FAB的process相關(guān)，而且學(xué)問(wèn)太深了，我也不是很懂。