0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
电子发烧友
开通电子发烧友VIP会员 尊享10大特权
海量资料免费下载
精品直播免费看
优质内容免费畅学
课程9折专享价
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

時序約束---多時鐘介紹

jf_78858299 ? 來源:Hack電子 ? 作者:Hack電子 ? 2023-04-06 14:34 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

當設計存在多個時鐘時,根據時鐘的相位和頻率關系,分為同步時鐘和異步時鐘,這兩類要分別討論其約束

1、同步時鐘

考慮分頻器產生的各個時鐘,它們來源于同一個晶振,受主時鐘調配。如下圖所示,由3GHz的時鐘進行9、6、4、3分頻產生clka,clkc,clkd,clke。

為了約束我們設計的邏輯N,X和S,需要給出clkc的周期、邏輯N的外部延時,邏輯S的外部延時。

圖片

對于邏輯N而言,由clka產生數(shù)據,clkc采樣數(shù)據,在它們周期的最小公倍數(shù)內,最嚴格的時序是3ns產生數(shù)據,在4ns采樣。只要保證最嚴格的情形下,電路正常工作,其他時候都沒問題

圖片

當我們寫時序約束時,只需要創(chuàng)建時鐘,其中clka為虛擬時鐘,然后set_input_delay通過-clock指定產生數(shù)據的時鐘,給出clka產生的數(shù)據延時(觸發(fā)器+組合邏輯)

圖片

可見,寫約束還是更簡單,計算由時序分析工具處理。我們要提供產生數(shù)據的時鐘和數(shù)據延時即可

對于輸出數(shù)據,可以驅動多個單元。如下圖所示,clkc的輸出OUT1會經過組合邏輯被clkd和clke采樣。設置約束,同樣創(chuàng)建外部的虛擬時鐘,然后set_output_delay,指定采樣時鐘和外部延時。另外,增加-add_delay選項避免被覆蓋,表示讓時序工具計算兩條約束,選擇更嚴格的進行分析

圖片

DC中,所有時鐘都是同步的,即create_clock并不能創(chuàng)建異步時鐘,異步電路靜態(tài)時序分析不適合。

圖片

2、異步時鐘

考慮不同時鐘源的電路,由于每個時鐘源獨立工作,它們諸如延遲、轉換時間等不一定一致,時鐘之間的相位不固定,表現(xiàn)出異步電路。

圖片

異步電路要減少亞穩(wěn)態(tài)產生,是設計者負責亞穩(wěn)態(tài)處理,別指望工具幫助處理。我們需要在每個時鐘域內約束路徑,然后告訴工具不要檢查跨時鐘域路徑。(否則工具會努力讓該路徑滿足要求,導致浪費時間)

下圖中,clka驅動的數(shù)據被clkb采樣。很顯然,兩個不同時鐘的觸發(fā)器之間的路徑都要告訴工具不要檢查。

圖片

DC中,使用set_false_path告訴工具不要在指定的路徑分析

圖片

通過-from指定路徑起點,可以是clock、port、pin和cell,clock作為起點,所有和該clock有關的路徑都會被影響。通過-to指定路徑終點,類似于from。

約束如下,使用-from clock能夠簡化,不用將路徑一一列舉。

圖片

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 時鐘
    +關注

    關注

    11

    文章

    1894

    瀏覽量

    133115
  • 異步時鐘
    +關注

    關注

    0

    文章

    17

    瀏覽量

    9506
  • 同步時鐘
    +關注

    關注

    0

    文章

    72

    瀏覽量

    3480
收藏 0人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    FPGA的IO口時序約束分析

      在高速系統(tǒng)中FPGA時序約束不止包括內部時鐘約束,還應包括完整的IO時序約束
    發(fā)表于 09-27 09:56 ?2034次閱讀

    FPGA主時鐘約束詳解 Vivado添加時序約束方法

    在FPGA設計中,時序約束的設置對于電路性能和可靠性都至關重要。在上一篇的文章中,已經詳細介紹了FPGA時序約束的基礎知識。
    發(fā)表于 06-06 18:27 ?1.2w次閱讀
    FPGA主<b class='flag-5'>時鐘</b><b class='flag-5'>約束</b>詳解 Vivado添加<b class='flag-5'>時序</b><b class='flag-5'>約束</b>方法

    FPGA時序約束之衍生時鐘約束時鐘分組約束

    在FPGA設計中,時序約束對于電路性能和可靠性非常重要。在上一篇的文章中,已經詳細介紹了FPGA時序約束的主
    發(fā)表于 06-12 17:29 ?3401次閱讀

    FPGA時序約束之偽路徑和多周期路徑

    前面幾篇FPGA時序約束進階篇,介紹了常用主時鐘約束、衍生時鐘
    發(fā)表于 06-12 17:33 ?2409次閱讀

    FPGA時鐘周期約束講解

    時鐘周期約束是用于對時鐘周期的約束,屬于時序約束中最重要的
    發(fā)表于 08-14 18:25 ?1166次閱讀

    時序約束 專版

    此版只討論時序約束約束理論約束方法約束結果時鐘約束
    發(fā)表于 05-16 18:51

    時序約束時序分析 ppt教程

    時序約束時序分析 ppt教程 本章概要:時序約束時序分析基礎常用
    發(fā)表于 05-17 16:08 ?0次下載

    xilinx時序分析及約束

    詳細講解了xilinx的時序約束實現(xiàn)方法和意義。包括:初級時鐘,衍生時鐘,異步時終域,多時終周期的講解
    發(fā)表于 01-25 09:53 ?6次下載

    如何使用時序約束向導

    了解時序約束向導如何用于“完全”約束您的設計。 該向導遵循UltraFast設計方法,定義您的時鐘時鐘交互,最后是您的輸入和輸出
    的頭像 發(fā)表于 11-29 06:47 ?3246次閱讀
    如何使用<b class='flag-5'>時序</b><b class='flag-5'>約束</b>向導

    FPGA設計之時序約束

    上一篇《FPGA時序約束分享01_約束四大步驟》一文中,介紹時序約束的四大步驟。
    發(fā)表于 03-18 10:29 ?1884次閱讀
    FPGA設計之<b class='flag-5'>時序</b><b class='flag-5'>約束</b>

    常用時序約束介紹之基于ISE的UCF文件語法

    時序約束是我們對FPGA設計的要求和期望,例如,我們希望FPGA設計可以工作在多快的時鐘頻率下等等。因此,在時序分析工具開始對我們的FPGA設計進行
    的頭像 發(fā)表于 12-28 15:18 ?4486次閱讀

    時序約束--多時鐘

    對于邏輯N而言,由clka產生數(shù)據,clkc采樣數(shù)據,在它們周期的最小公倍數(shù)內,最嚴格的時序是3ns產生數(shù)據,在4ns采樣。只要保證最嚴格的情形下,電路正常工作,其他時候都沒問題
    的頭像 發(fā)表于 04-06 11:30 ?1543次閱讀

    約束、時序分析的概念

    很多人詢問關于約束時序分析的問題,比如:如何設置setup,hold時間?如何使用全局時鐘和第二全局時鐘(長線資源)?如何進行分組約束?如
    的頭像 發(fā)表于 05-29 10:06 ?1123次閱讀
    <b class='flag-5'>約束</b>、<b class='flag-5'>時序</b>分析的概念

    淺談時序設計和時序約束

    ??本文主要介紹時序設計和時序約束。
    的頭像 發(fā)表于 07-04 14:43 ?1892次閱讀

    FPGA時序約束之設置時鐘

    Vivado中時序分析工具默認會分析設計中所有時鐘相關的時序路徑,除非時序約束中設置了時鐘組或f
    的頭像 發(fā)表于 04-23 09:50 ?396次閱讀
    FPGA<b class='flag-5'>時序</b><b class='flag-5'>約束</b>之設置<b class='flag-5'>時鐘</b>組

    電子發(fā)燒友

    中國電子工程師最喜歡的網站

    • 2931785位工程師會員交流學習
    • 獲取您個性化的科技前沿技術信息
    • 參加活動獲取豐厚的禮品