限制原型驗(yàn)證系統(tǒng)中FPGA數(shù)量的因素

當(dāng)SoC系統(tǒng)的規(guī)模很大的時(shí)候，單片FPGA驗(yàn)證平臺(tái)已經(jīng)無法容納這么多容量，我們將采取將SoC設(shè)計(jì)劃分為多個(gè)FPGA的映射。理論上，采用FPGA設(shè)計(jì)的一個(gè)系統(tǒng)對(duì)于FPGA的數(shù)量并沒有限制，而且一些FPGA的高手也能夠很順利的將巨大的數(shù)字系統(tǒng)設(shè)計(jì)很好的在多片F(xiàn)PGA系統(tǒng)中實(shí)現(xiàn)。

但實(shí)際在SoC開發(fā)過程中，采用FPGA原型驗(yàn)證系統(tǒng)平臺(tái)的FPGA數(shù)量是有限的，當(dāng)然一般廠商都號(hào)稱可以數(shù)臺(tái)級(jí)聯(lián)擴(kuò)展，實(shí)現(xiàn)數(shù)百臺(tái)FPGA的級(jí)聯(lián)，以實(shí)現(xiàn)數(shù)百億門的邏輯規(guī)模的驗(yàn)證平臺(tái)。

通常，以下幾點(diǎn)將限制原型驗(yàn)證系統(tǒng)中FPGA的數(shù)量：

FPGA與FPGA片間連接：隨著設(shè)計(jì)被拆分到更多的FPGA上的邏輯映射，F(xiàn)PGA之間的連接通常會(huì)增長(zhǎng)很多，并且取決于設(shè)計(jì)及其分區(qū)方式，片間連接的信號(hào)數(shù)量可能會(huì)超過給定系統(tǒng)中的可用IO連接，所以高內(nèi)聚、低耦合的分割策略尤為重要。FPGA片間連接受給定系統(tǒng)中可用FPGA之間連接性的限制。

根據(jù)FPGA系統(tǒng)的不同，F(xiàn)PGA片間的連接可以是固定的，也可以在某種程度上是可編程的?？朔﨔PGA間連接的IO數(shù)量瓶頸的一種常見技術(shù)是使用高速引腳復(fù)用方案（TDM），其中多個(gè)信號(hào)“時(shí)間共享”單個(gè)IO連接。然而，時(shí)域引腳復(fù)用需要高速時(shí)鐘，由于FPGA之間物理連接的定時(shí)限制，高速時(shí)鐘可能會(huì)限制系統(tǒng)時(shí)鐘速率。

信號(hào)傳輸：由于FPGA IO焊盤的上信號(hào)交互傳播延遲通常遠(yuǎn)長(zhǎng)于FPGA內(nèi)的信號(hào)傳播延遲，所以FPGA之間的信號(hào)傳播通常是整個(gè)系統(tǒng)時(shí)序關(guān)鍵路徑，直接影響系統(tǒng)時(shí)鐘速率。整個(gè)板上過多的FPGA到FPGA延遲（包括長(zhǎng)的信號(hào)穩(wěn)定時(shí)間）將減少時(shí)序的裕度，并可能限制系統(tǒng)的時(shí)鐘速率。由于物理實(shí)現(xiàn)，系統(tǒng)中FPGA的數(shù)量越多，信號(hào)傳播延時(shí)問題就越嚴(yán)重，尤其是當(dāng)信號(hào)通過多個(gè)連接器和連接介質(zhì)（電纜、其他板）將多個(gè)板連接在一起時(shí)，接地回路和參考點(diǎn)可能變得無關(guān)緊要。

時(shí)鐘分布：多FPGA系統(tǒng)中的時(shí)鐘同步對(duì)其正常運(yùn)行至關(guān)重要。具體而言，驅(qū)動(dòng)來自一個(gè)FPGA的時(shí)鐘域的信號(hào)和來自其他FPGA的時(shí)鐘域的信號(hào)，這兩個(gè)時(shí)鐘必須在交換數(shù)據(jù)的FPGA之間具有最小的偏差，以不違反設(shè)置和保持時(shí)間，換句話說，不同F(xiàn)PGA上的時(shí)鐘必須做到同步。系統(tǒng)隨著FPGA的數(shù)量的增加而變得更大，物理實(shí)現(xiàn)上時(shí)鐘分布可能變得更難，可接受的偏差實(shí)現(xiàn)起來更加困難，尤其是在多個(gè)板連接在一起的可擴(kuò)展系統(tǒng)中。

手動(dòng)分割不同的FPGA：隨著整個(gè)系統(tǒng)中FPGA數(shù)量的增加，分區(qū)變得越來越復(fù)雜，手動(dòng)分區(qū)可能完全不切實(shí)際。如果分區(qū)需要隨著設(shè)計(jì)的變化而經(jīng)常修改，這可能會(huì)變得特別困難。因此自動(dòng)分割軟件顯得尤為重要，而自動(dòng)分割中采取的分割算法的合理性成為一個(gè)有競(jìng)爭(zhēng)的地方。

管理多個(gè)FPGA：雖然這個(gè)層面不是技術(shù)障礙，但整個(gè)原型驗(yàn)證系統(tǒng)中FPGA越多，整個(gè)過程就越繁瑣，需要更大的管理工作量。具體而言，在每次FPGA的設(shè)計(jì)迭代中，可能需要重新處理（合成、放置和路由）多個(gè)FPGA，并行處理多個(gè)FPGA需要軟件工具的多個(gè)工具許可證，否則該過程將變成串行的，需要更長(zhǎng)的時(shí)間才能完成。此外，每個(gè)FPGA需要在引腳分配、時(shí)序約束、實(shí)現(xiàn)文件、修訂控制等方面進(jìn)行管理，這增加了整個(gè)項(xiàng)目工程管理開銷。

審核編輯：劉清