XDC約束技巧之I/O篇（上）

本篇是Xilinx發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列的第四章，歡迎閱讀。

《XDC 約束技巧之時(shí)鐘篇》中曾對 I/O 約束做過簡要概括，相比較而言，XDC 中的 I/O 約束雖然形式簡單，但整體思路和約束方法卻與 UCF 大相徑庭。加之 FPGA 的應(yīng)用特性決定了其在接口上有多種構(gòu)建和實(shí)現(xiàn)方式，所以從 UCF 到 XDC 的轉(zhuǎn)換過程中，最具挑戰(zhàn)的可以說便是本文將要討論的 I/O 約束了。

I/O約束的語法

XDC 中可以用于I/O 約束的命令包括 set_input_delay / set_output_delay 和set_max_delay / set_min_delay 。其中，只有那些從 FPGA 管腳進(jìn)入和/或輸出都不經(jīng)過任何時(shí)序元件的純組合邏輯路徑可以用 set_max_delay / set_min_delay 來約束，其余 I/O 時(shí)序路徑都必須由 set_input_delay / set_output_delay 來約束。如果對 FPGA 的 I/O 不加任何約束，Vivado 會缺省認(rèn)為時(shí)序要求為無窮大，不僅綜合和實(shí)現(xiàn)時(shí)不會考慮 I/O 時(shí)序，而且在時(shí)序分析時(shí)也不會報(bào)出這些未約束的路徑。

本文以下章節(jié)將會著重討論 XDC 接口約束和時(shí)序分析的基礎(chǔ)，介紹如何使用 set_input_delay / set_output_delay 對 FPGA 的 I/O 時(shí)序進(jìn)行約束。

Input約束

上圖所示 set_input_delay 的基本語法中，是想要設(shè)定 input 約束的端口名，可以是一個(gè)或數(shù)個(gè) port；-clock 之后的指明了對時(shí)序進(jìn)行分析所用的時(shí)鐘，可以是一個(gè) FPGA 中真實(shí)存 在的時(shí)鐘也可以是預(yù)先定義好的虛擬時(shí)鐘；-max 之后的描述了用于setup分析的包含有板級走線和外部器件的延時(shí)；-min 之后的描述了用于 hold 分析的包含有板級走線和外部器件的延時(shí)。

上述這些選項(xiàng)是定義 Input 約束時(shí)必須寫明的，還有少數(shù)幾個(gè)可選項(xiàng)， 如 -add_delay 和 -clock_fall 用于 DDR 接口的約束。

Output約束

上圖所示 set_output_delay 的基本語法中，是想要設(shè)定 output 約束的端口名，可以是一個(gè)或 數(shù)個(gè) port；-clock 之后的指明了對時(shí)序進(jìn)行分析所用的時(shí)鐘，可以是一個(gè) FPGA 中真實(shí)存在的時(shí)鐘也可以是預(yù)先定義好的虛擬時(shí)鐘；-max 之后的描述了用于 setup 分析的包含有板級走線和外部器件的延時(shí)；-min 之后的描述了用于 hold 分析的包含有板級走線和外部器件的延時(shí)。

上述這些選項(xiàng)是定義 Output 約束時(shí)必須寫明的，還有少數(shù)幾個(gè)可選項(xiàng)如 -add_delay 和 -clock_fall 用于 DDR 接口的約束。

Setup/Hold時(shí)序分析

我們知道約束是為了設(shè)計(jì)服務(wù)，而設(shè)置好的約束必須在時(shí)序報(bào)告中加以驗(yàn)證。所以，怎樣理解時(shí)序分析中的檢查規(guī)則就成了重中之重，這一點(diǎn)對 I/O 約束來說尤為重要。理解時(shí)序分析工具如何選取路徑分析的發(fā)送端（Launch）和接收端（Capture）時(shí)鐘沿（Clock Edges），在 Setup 和 Hold 分析時(shí)又有怎樣的具體區(qū)別，以 及這些數(shù)字在時(shí)序報(bào)告中如何體現(xiàn)等等是設(shè)置正確 I/O 約束的基礎(chǔ)。

更具體的時(shí)序分析方法以及如何深入解讀時(shí)序報(bào)告等內(nèi)容將會在后續(xù)另開主題文章詳述，這里僅就 Setup/Hold 分析時(shí)對時(shí)鐘邊沿的選擇加以描述，便于以下章節(jié)的展開。

Setup時(shí)序分析

同步電路設(shè)計(jì)中，一般情況下，數(shù)據(jù)在時(shí)鐘上升沿發(fā)送，在下一個(gè)時(shí)鐘上升沿接收，發(fā)送的時(shí)鐘沿稱作 Launch Edge，接收沿稱作 Capture Edge。時(shí)序分析中的 Setup Check 跟 Capture Edge 的選擇息息相關(guān)。

在 SDR 接口的 setup 分析中，工具如下圖這樣識別發(fā)送和接收時(shí)鐘沿。

而在 DDR 接口的 setup 分析中，因?yàn)閿?shù)據(jù)是雙沿采樣，所以發(fā)送和接收時(shí)鐘沿變成上升（下降）沿發(fā)送，下降（上升）沿接收。

Hold時(shí)序分析

Hold Check 主要是為了保證數(shù)據(jù)在接收（采樣）端時(shí)鐘沿之后還能穩(wěn)定保持一段時(shí)間，對 Hold 分析而言，同一個(gè)時(shí)鐘沿既是 Launch Edge 也是 Capture Edge，這一點(diǎn)對 SDR 和 DDR（不論是中心對齊還是邊沿對齊）都一樣。

Input接口類型和約束

由于歷史的原因，相當(dāng)一部分 FPGA 設(shè)計(jì)仍然在系統(tǒng)中起到膠合邏輯（Glue Logic）的作用，當(dāng)然，如今 的 FPGA 中嵌入了高速串行收發(fā)器和嵌入式處理器等，早就不僅僅局限于系統(tǒng)設(shè)計(jì)的配角，反而成為了其中的主角甚至是明星。但數(shù)據(jù)接口的同步一直是 FPGA 設(shè)計(jì)中的常見問題，也是一個(gè)重點(diǎn)和難點(diǎn)，很多設(shè)計(jì)不穩(wěn)定都是因?yàn)閿?shù)據(jù)接口的同步有問題。

FPGA 的數(shù)據(jù)接口同步根據(jù)系統(tǒng)級設(shè)計(jì)方式來講可以分為系統(tǒng)同步和源同步兩種。

系統(tǒng)同步接口

系統(tǒng)同步接口（System Synchronous Interface）的構(gòu)建相對容易，以FPGA 做接收側(cè)來舉例，上游器件僅僅傳遞數(shù)據(jù)信號到 FPGA 中，時(shí)鐘信號則完全依靠系統(tǒng)板級來同步。時(shí)鐘信號在系統(tǒng)級上同源，板級走線的延時(shí)也要對齊。正因?yàn)檫@樣的設(shè)計(jì)，決定了數(shù)據(jù)傳遞的性能受到時(shí)鐘在系統(tǒng)級的走線延時(shí)和 skew 以及數(shù)據(jù)路徑延時(shí)的雙重限制，無法達(dá)到更高速的設(shè)計(jì)要求，所以大部分情況也僅僅應(yīng)用 SDR 方式。

對系統(tǒng)同步接口做 Input 約束相對容易，只需要考慮上游器件的 Tcko 和數(shù)據(jù)在板級的延時(shí)即可。下圖是一 個(gè) SDR 上升沿采樣系統(tǒng)同步接口的 Input 約束示例。

設(shè)置和分析 I/O 約束一定要有個(gè)系統(tǒng)級思考的視角，如上右圖所示，Launch Edge 對應(yīng)的是上游器件的時(shí) 鐘，而 Capture Edge 則對應(yīng) FPGA 的輸入時(shí)鐘，正因?yàn)槭窍到y(tǒng)同步時(shí)鐘，所以可以將其視作完全同步而放在一張圖上分析，這樣一來，就可以用一般時(shí)序分析方法來看待問題。

一條完整的時(shí)序路徑，從源觸發(fā)器的 C 端開始，經(jīng)過 Tcko 和路徑傳輸延時(shí)再到目的觸發(fā)器的 D 端結(jié)束。放在系統(tǒng)同步的接口時(shí)序上，傳輸延時(shí)則變成板級傳輸延時(shí)（還要考慮 skew），所以上述 -max 后的數(shù)值是 Tcko 的最大值加上板級延時(shí)的最大值而來，而-min 后的數(shù)值則是由兩個(gè)最小值相加而來。

源同步接口

為了改進(jìn)系統(tǒng)同步接口中時(shí)鐘頻率受限的弊端，一種針對高速 I/O 的同步時(shí)序接口應(yīng)運(yùn)而生，在發(fā)送端將數(shù)據(jù)和時(shí)鐘同步傳輸，在接收端用時(shí)鐘沿脈沖來對數(shù)據(jù)進(jìn)行鎖存，重新使數(shù)據(jù)與時(shí)鐘同步，這種電路就是源同步接口電路（Source Synchronous Interface）。

源同步接口最大的優(yōu)點(diǎn)就是大大提升了總線的速度，在理論上信號的傳送可以不受傳輸延遲的影響，所以源同步接口也經(jīng)常應(yīng)用 DDR 方式，在相同時(shí)鐘頻率下提供雙倍于 SDR 接口的數(shù)據(jù)帶寬。

源同步接口的約束設(shè)置相對復(fù)雜，一則是因?yàn)橛?SDR、DDR、中心對齊（Center Aligned）和邊沿對齊 （Edge Aligned）等多種方式，二則可以根據(jù)客觀已知條件，選用與系統(tǒng)同步接口類似的系統(tǒng)級視角的方式，或是用源同步視角的方式來設(shè)置約束。

如上圖所示，對源同步接口進(jìn)行 Input 約束可以根據(jù)不同的已知條件，選用不同的約束方式。一般而言， FPGA 作為輸入接口時(shí)，數(shù)據(jù)有效窗口是已知條件，所以方法 2 更常見，Vivado IDE 的 Language Templates 中關(guān)于源同步輸入接口 XDC 模板也是基于這種方法。但不論以何種方式來設(shè)置 Input 約束，作用是一樣，時(shí)序報(bào)告的結(jié)果也應(yīng)該是一致的。

針對上圖所示中心對齊源同步 SDR 接口時(shí)序，分別按照兩種方式來約束，需要的已知條件和計(jì)算方式雖然不同，但卻可以得到完全一樣的結(jié)果。

DDR接口的約束設(shè)置

DDR 源同步接口的約束稍許復(fù)雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就輸入接口數(shù)據(jù)為中心對齊或邊沿對齊的方式來舉例。

DDR源同步中心對齊輸入接口

已知條件如下：

時(shí)鐘信號 src_sync_ddr_clk 的頻率： 100 MHz

數(shù)據(jù)總線： src_sync_ddr_din[3:0]

上升沿之前的數(shù)據(jù)有效窗口 ( dv_bre ) ： 0.4 ns

上升沿之后的數(shù)據(jù)有效窗口 ( dv_are ) ： 0.6 ns

下降沿之前的數(shù)據(jù)有效窗口 ( dv_bfe ) ： 0.7 ns

下降沿之后的數(shù)據(jù)有效窗口 ( dv_afe ) ： 0.2 ns

可以這樣計(jì)算輸入接口約束：DDR 方式下數(shù)據(jù)實(shí)際的采樣周期是時(shí)鐘周期的一半；上升沿采樣的數(shù)據(jù)（Rise Data）的 -max 應(yīng)該是采樣周期減去這個(gè)數(shù)據(jù)的發(fā)送沿（下降沿）之前的數(shù)據(jù)有效窗口值 dv_bfe，而 對應(yīng)的-min 就應(yīng)該是上升沿之后的數(shù)據(jù)有效窗口值 dv_are ；同理，下降沿采樣的數(shù)據(jù)（Fall Data）的 -max 應(yīng)該是采樣周期減去這個(gè)數(shù)據(jù)的發(fā)送沿（上升沿）之前的數(shù)據(jù)有效窗口值 dv_bre，而對應(yīng)的-min 就應(yīng)該是下降沿之后的數(shù)據(jù)有效窗口值 dv_afe 。

所以最終寫入 XDC 的 Input 約束應(yīng)該如下所示：

DDR 源同步邊沿對齊輸入接口

已知條件：

時(shí)鐘信號 src_sync_ddr_clk 的頻率： 100 MHz

數(shù)據(jù)總線： src_sync_ddr_din[3:0]

上升沿之前的數(shù)據(jù) skew (skew_bre ) ： 0.6 ns

上升沿之后的數(shù)據(jù) skew (skew_are ) ： 0.4 ns

下降沿之前的數(shù)據(jù) skew (skew_bfe ) ： 0.3 ns

下降沿之后的數(shù)據(jù) skew (skew_afe ) ： 0.7 ns

可以這樣計(jì)算輸入接口約束：因?yàn)橐阎獥l件是數(shù)據(jù)相對于時(shí)鐘上升沿和下降沿的 skew，所以可以分別獨(dú)立計(jì)算；上升沿的 -max 是上升沿之后的數(shù)據(jù) skew (skew_are )，對應(yīng)的-min 就應(yīng)該是負(fù)的上升沿之前的數(shù) 據(jù) skew (skew_bre )；下降沿的 -max 是下降沿之后的數(shù)據(jù) skew (skew_afe )，對應(yīng)的-min 就應(yīng)該是負(fù)的下 降沿之前的數(shù)據(jù) skew (skew_bfe )。

所以最終寫入 XDC 的 Input 約束應(yīng)該如下所示：

出現(xiàn)負(fù)值并不代表延時(shí)真的為負(fù)，而是跟數(shù)據(jù)相對于時(shí)鐘沿的方向有關(guān)。請一定牢記 set_input_delay 中 -max/-min 的定義，即時(shí)鐘采樣沿到達(dá)之后最大與最小的數(shù)據(jù)有效窗口（set_output_delay 中 -max/-min 的定 義與之正好相反，詳見后續(xù)章節(jié)舉例說明）。

在這個(gè)例子中，數(shù)據(jù)是邊沿對齊，只要有 jitter 跟 skew 的存在，最差情況下，數(shù)據(jù)有效窗口在到達(dá)時(shí)鐘采樣沿之前就已經(jīng)結(jié)束，所以會有負(fù)數(shù)出現(xiàn)在-min 之后。因此，在實(shí)際應(yīng)用中，F(xiàn)PGA 用作輸入的邊沿對齊DDR 源同步接口的情況下，真正用來采樣數(shù)據(jù)的時(shí)鐘會經(jīng)過一個(gè) MMCM/PLL 做一定的相移，從而把邊沿對齊變成中心對齊。

另外，在經(jīng)過 MMCM/PLL 相移后的采樣時(shí)鐘跟同步接口輸入的時(shí)鐘之間需要做set_false_path 的約束（如下述例子）而把那些偽路徑從時(shí)序報(bào)告中剔除，這里不再詳述。

虛擬時(shí)鐘

在 FPGA 做系統(tǒng)同步輸入接口的情況下，很多時(shí)候上游器件送入的數(shù)據(jù)并不是跟某個(gè) FPGA 中已經(jīng)存在的真實(shí)的時(shí)鐘相關(guān)，而是來自于一個(gè)不同的時(shí)鐘，這時(shí)就要用到虛擬時(shí)鐘（Virtual Clock）。

舉例來說，上游器件用一個(gè) 100MHz 的時(shí)鐘送出數(shù)據(jù)到 FPGA，實(shí)際上這個(gè)數(shù)據(jù)每兩個(gè)時(shí)鐘周期才變化一次，所以可以用 50MHz 的時(shí)鐘來采樣。FPGA 有個(gè) 100MHz 的輸入時(shí)鐘，經(jīng)過 MMCM 產(chǎn)生一個(gè) 50MHz 的衍 生時(shí)鐘，并用其來采樣上游器件送來的同步數(shù)據(jù)。當(dāng)然，系統(tǒng)級的設(shè)計(jì)上，必須有一定的機(jī)制來保證上游器件中的發(fā)送時(shí)鐘和 FPGA 中的接收時(shí)鐘的時(shí)鐘沿對齊。

此時(shí)，我們可以借助虛擬時(shí)鐘的幫助來完成相應(yīng)的 Input 接口約束。

篇幅所限，對 XDC 中 I/O 約束的設(shè)計(jì)思路、分析方法以及如何具體設(shè)置 Input 接口約束的討論就到這里， 下一篇我們接著分析如何設(shè)置 Output 接口約束，看看 Vivado 中有什么方式可以幫助用戶準(zhǔn)確便捷地定義接口時(shí)序約束。