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verilog無法直接調(diào)用vhdl的ngc文件咋辦?

FPGA通信小白成長之路 ? 來源:FPGA通信小白成長之路 ? 2023-03-30 10:37 ? 次閱讀

在vivado中的Settimg中,Target language可以選擇verilog,也可以選擇vhdl,該選項意味著在生成新的文件或ip時,默認的語言是什么,但實際上在使用時可以混用verilog和vhdl,兩種語言的文件和模塊可以相互調(diào)用,相互嵌套,只要保證在例化的時候接口一致就行。

但最近在檢查一個老項目時發(fā)現(xiàn)一個相互調(diào)用的問題。個別老的項目在項目開發(fā)完并且性能穩(wěn)定后,為了保證移植的便利性,將算法模塊進行封裝,變成.ngc文件,該做法也可以防止其他人對里面的代碼進行更改,也對算法是一種保護。

但最近我發(fā)現(xiàn)某算法模塊是用vhd開發(fā)并封裝的,使用verilog例化該算法模塊并調(diào)用該ngc文件時,會報錯,verilog無法直接調(diào)用vhdl的ngc文件。

后來想到一個方法

在中間再嵌套一級vhdl模塊進行透傳。具體做法即新建一個vhdl模塊,例化ngc模塊并進行調(diào)用,然后再使用verilog模塊對新的vhd模塊進行例化,間接對ngc進行調(diào)用,該方法親測可行。






審核編輯:劉清

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原文標題:verilog不能直接調(diào)用vhdl的ngc文件的解決辦法

文章出處:【微信號:FPGA通信小白成長之路,微信公眾號:FPGA通信小白成長之路】歡迎添加關注!文章轉(zhuǎn)載請注明出處。

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