串并轉(zhuǎn)換電路的實現(xiàn)方案

當(dāng)前設(shè)計的一款ADC芯片，其具有數(shù)據(jù)串行輸出模式，由于串行輸出的數(shù)據(jù)不能夠直接后接理想DAC進行波形分析，因此不太方便。最好是能插入一個Serial_To_Parral的轉(zhuǎn)換模塊，將串行輸出的數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，再后接理想DAC產(chǎn)生模擬波形，如此就便于FFT分析了。

Serial_To_Parral：這里說的串并轉(zhuǎn)換電路，指可以實現(xiàn)串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的電路。本文提到的Serial_To_Parral模塊是用VerilogA基本組件搭建的，以一個3bit數(shù)據(jù)的轉(zhuǎn)換作為示例，其原理框圖如下圖所示：

圖1：Serial_To_Parral原理框圖

該電路的思路是：移位寄存器負責(zé)對DATA的每bit數(shù)據(jù)進行采樣并且向右移位，移位寄存器的每級輸出分別與右側(cè)并行寄存器的輸入相連。隨著CK最后一次上沿采樣完DATA數(shù)據(jù)后，在其后的半周期內(nèi)將并行寄存器上的數(shù)據(jù)同步輸出。

圖2：相關(guān)時序圖

并行寄存器的同步采樣時鐘為“并行同步時鐘產(chǎn)生電路”產(chǎn)生。注意到，產(chǎn)生同步采樣時鐘的電路使用了RD信號對DFF進行復(fù)位。RD信號為ADC系統(tǒng)的讀取使能信號，RD=0時有效。因此在RD=1期間，DFF復(fù)位，SAMP_CK=0，并行寄存器上的輸出保持不變。