簡述電磁兼容設(shè)計(jì)的常用方法1

人們?cè)谘邪l(fā)新產(chǎn)品時(shí)，往往急于實(shí)現(xiàn)產(chǎn)品的功能，于是沿用低頻、低速時(shí)的經(jīng)驗(yàn)，滿足于利用軟件將單片機(jī)、芯片和元器件連接起來，就希望實(shí)現(xiàn)產(chǎn)品功能、效能和性能，結(jié)果事與愿違，不僅只是在低水平徘徊，而且延誤了寶貴的時(shí)間。

其實(shí)，隨著集成電路時(shí)鐘速率的提高，上升、下降沿速率加快，電源電壓降低以及產(chǎn)品復(fù)雜性和密集度的提高、設(shè)計(jì)周期的不斷縮短，沿用低頻、低速時(shí)的經(jīng)驗(yàn)已完全不能實(shí)現(xiàn)產(chǎn)品的功能、效能和性能。如果在產(chǎn)品設(shè)計(jì)的后期重新設(shè)計(jì)，則成本很高。如果延誤日期，損失就更大。

因此，“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)目標(biāo)，是生死攸關(guān)的競(jìng)爭(zhēng)需要。要在第一時(shí)間實(shí)現(xiàn)產(chǎn)品規(guī)定功能、使產(chǎn)品效能得以充分發(fā)揮，并達(dá)到最高性能，就必須做好EMC設(shè)計(jì)。為了以最低的成本解決EMC問題，就必須在功能設(shè)計(jì)的同時(shí)，進(jìn)行EMC設(shè)計(jì)，并選用正確的方法。

現(xiàn)在，產(chǎn)品設(shè)計(jì)的重點(diǎn)已從功能設(shè)計(jì)和邏輯設(shè)計(jì)，轉(zhuǎn)移到EMC設(shè)計(jì)上來了。

進(jìn)行電磁兼容設(shè)計(jì)的正確方法，應(yīng)做到：標(biāo)本兼治，重在治本。就是從治理電磁兼容問題的源頭出發(fā)，按重要性為先后，分為若干層次進(jìn)行設(shè)計(jì)，并加以綜合分析，進(jìn)行適當(dāng)調(diào)整，直到完善：

并且在每一層進(jìn)行接地、屏蔽和濾波的綜合設(shè)計(jì)和軟件抗騷擾設(shè)計(jì)。這就稱為“電磁兼容分層與綜合設(shè)計(jì)法”。可以做到電磁兼容試驗(yàn)一次成功。

“電磁兼容分層與綜合設(shè)計(jì)法” 是本文作者在2000年5月“全國電磁兼容標(biāo)準(zhǔn)與質(zhì)量認(rèn)證研討會(huì)”上，首次提出，至今已十余年。在全國推廣十余年以來， 一批企業(yè)先后走出”測(cè)試修改法”導(dǎo)致電磁兼容試驗(yàn)失敗的“怪圈”，做到在產(chǎn)品設(shè)計(jì)之初，就主動(dòng)進(jìn)行電磁兼容設(shè)計(jì)。而且，電磁兼容設(shè)計(jì)的投入僅需1％ （國內(nèi)一般為5%至10%）。既降低了成本，又縮短了研發(fā)時(shí)間。同時(shí)，也使“電磁兼容分層與綜合設(shè)計(jì)法”更加充實(shí)與完善，得到了全國許多企業(yè)和單位的認(rèn)可。

第一層 有源器件的選型和印刷電路板設(shè)計(jì)

在電磁兼容問題的源頭，根本上解決EMC問題，必須首先做好芯片的選型和印刷電路板設(shè)計(jì)。

一．有源器件的敏感度特性與發(fā)射特性

1. 電磁敏感度特性

模擬器件帶內(nèi)敏感度特性取決于靈敏度和帶寬；帶外敏感度特性用帶外抑制特性表示。

邏輯器件帶內(nèi)敏感度特性取決于噪聲容限或噪聲抗擾度，帶外敏感度特性也是用帶外抑制特性表示。

2.電磁發(fā)射特性

邏輯器件是一種騷擾發(fā)射較強(qiáng)的最常見的寬帶騷擾源。時(shí)鐘波形的上升時(shí)間tr 越短，對(duì)應(yīng)邏輯脈沖所占帶寬越寬

BW=1/ptr

此帶寬也是最高頻率分量。實(shí)際輻射頻率范圍可能達(dá)到BW的十倍以上。通過器件手冊(cè)可以查出tr的典型值。

人們普遍認(rèn)為：在PCB設(shè)計(jì)中，需要考慮的關(guān)鍵問題是時(shí)鐘頻率，其實(shí)，時(shí)鐘波形的上升時(shí)間tr才是最關(guān)鍵的因素。上升時(shí)間tr定義為從波形的10%處上升到90%處所需要的時(shí)間。如果在互連線的一端輸入方波，要求在另一端也得到方波，則該互連線不僅必須能傳輸方波的基波，還必須能傳輸全部高次諧波，至少為15次諧波。這就是說，PCB的時(shí)鐘頻率并不重要，上升時(shí)間tr和需要重新產(chǎn)生的諧波才是最重要的。描述這個(gè)要求的詞語就是帶寬BW，也即最高頻率分量。

3. △I 噪聲電流、瞬態(tài)負(fù)載電流IL的產(chǎn)生和危害

當(dāng)數(shù)字集成電路在加電工作時(shí)，它內(nèi)部的門電路將會(huì)發(fā)生 “0”和“1”的變換，即開關(guān)狀態(tài)。在變換的過程中，該門電路中的晶體管將發(fā)生導(dǎo)通和截止?fàn)顟B(tài)的轉(zhuǎn)換，會(huì)有瞬間變化電流-浪涌電流di/dt從所接電源流入門電路，或從門電路流入地線，這個(gè)變化電流就是△I噪聲的初始源，稱△I噪聲電流。如圖1所示。

圖1 △I噪聲電流

設(shè)驅(qū)動(dòng)線對(duì)地電容與驅(qū)動(dòng)門輸入電容之和為負(fù)載電容 Cs，平時(shí)被充電，其值為電源電壓。驅(qū)動(dòng)門由高電位翻轉(zhuǎn)為低電位時(shí)Cs放電，放電電流稱為瞬態(tài)負(fù)載電流：

IL = Cs×dv/dt

瞬態(tài)負(fù)載電流IL與△I噪聲電流復(fù)合后，會(huì)產(chǎn)生更強(qiáng)的電磁騷擾發(fā)射。是阻礙實(shí)現(xiàn)產(chǎn)品規(guī)定功能、使產(chǎn)品效能得不到充分發(fā)揮的主要原因。由于PCB上，信號(hào)線、電源線和地線等都存在一定的引線電感L，瞬態(tài)負(fù)載電流IL與△I噪聲電流復(fù)合后產(chǎn)生的瞬間變化電流di/dt，將通過引線電感L的感抗引起尖峰電壓

V= - Ldi/dt

即△I噪聲電壓，稱為同步開關(guān)噪聲（Simultaneous Switch Noise SSN），如圖2所示，會(huì)引發(fā)地電位和電源電壓的波動(dòng)（Ground/Power Bounce），產(chǎn)生電磁騷擾發(fā)射。所以，引線電感L是產(chǎn)生傳導(dǎo)騷擾和輻射騷擾的根源之一。

圖2 尖峰電壓

電磁騷擾發(fā)射的另一根源為等效電壓源的源阻抗，也即電源分配系統(tǒng)輸入阻抗Z，系統(tǒng)要求尖峰電壓應(yīng)在正常電源電壓的±2.5%至±5%以內(nèi)。等效于源阻抗Z要足夠低

V= Z×ΔI

不論ΔI如何變化，都可保持V變化很小。這可通過安裝去耦電容達(dá)到。

理想電源的源阻抗Z為零，電源平面上任何一點(diǎn)電位保持恒定。

4.掌握IC設(shè)計(jì)和封裝特性抑制EMI

IC封裝也是產(chǎn)生電磁騷擾的原因之一。IC封裝包括芯片，內(nèi)部PCB以及焊盤。直接影響IC封裝的電容和電感。

芯片是作為系統(tǒng)的一部分而存在的，硅芯片必須采用某種封裝，然后焊接到PCB板上。這一互連鏈，即芯片通過封裝連接到PCB板上，本身就是一個(gè)復(fù)雜系統(tǒng)。

應(yīng)將芯片設(shè)計(jì)、封裝和印刷電路板作為一個(gè)系統(tǒng)來考慮。以保證最后組裝和加電后能得到所期望的結(jié)果。最好的方法是，對(duì)所有這些進(jìn)行并行設(shè)計(jì)、分析和驗(yàn)證。

封裝是指安裝半導(dǎo)體集成電路芯片用的外殼，它不僅起著安放，固定，密封，保護(hù)芯片和增強(qiáng)電熱性能的作用，而且還是溝通芯片內(nèi)部世界與外部電路的橋梁--芯片上的接點(diǎn)用導(dǎo)線連接到封裝外殼的引腳上，這些引腳又通過印制板上的導(dǎo)線與其它器件建立連接。衡量一個(gè)芯片封裝技術(shù)先進(jìn)與否的重要指標(biāo)是芯片面積與封裝面積之比，這個(gè)比值越接近1越好，引線電感越小。封裝技術(shù)已經(jīng)歷了好幾代的變遷：

1）通孔插入式封裝（Through-hole Package）

DIP（Dual In-line Package） 雙列直插式封裝：上世紀(jì) 70年代的封裝，最大引腳數(shù)64條。其芯片面積/封裝面積為1:8.6，離1相差很遠(yuǎn)，說明封裝效率很低，引線很長，引線電感很大；

PGA（Pin Grid Array）針柵陣列式封裝，引腳中心距為2.54mm，引腳數(shù)為64-447。表面安裝式PGA引腳中心距為1.27mm，引腳數(shù)為250-528，引線電感很大；

2）表面安裝式封裝（Surface Mounted Package ）

上世紀(jì)80年代出現(xiàn)了芯片載體封裝，有陶瓷無引線芯片載體封裝LCCC，塑料有引線芯片載體封裝PLCC，小尺寸封裝SOP（Small Outline Package），塑料四邊引出扁平封裝PQFP。芯片面積/封裝面積為1:7.8，引線電感仍很大；

3）BGA封裝與CSP封裝

上世紀(jì)90年代隨著集成技術(shù)的進(jìn)步和深亞微米技術(shù)的使用，LSI，VLSI，ULSI相繼出現(xiàn)，芯片集成度不斷提高，對(duì)封裝要求更加嚴(yán)格，I/O引腳數(shù)急劇增加，功耗也隨之增大。為滿足發(fā)展的需要，在原有封裝品種基礎(chǔ)上，又增添了新的品種--球柵陣列封裝簡稱BGA（Ball Grid Array Package）。成為CPU南北橋等VLSI芯片的高密度，高性能，多功能及高I/O引腳封裝的最佳選擇。芯片面積/封裝面積為1:4，引線電感有所減小；1994年9月誕生了一種新的封裝形式命名為芯片尺封裝，CSP（Chip Size Package或ChipScale Package），芯片面積/封裝面積為1:1.1。也就是說，單個(gè)芯片有多大，封裝尺寸就有多大，引線電感大大減小；

４）裸芯片組裝

隨著組裝密度和IC的集成度的不斷提高，為適應(yīng)這種趨勢(shì)，IC的裸芯片組裝形式應(yīng)運(yùn)而生，并得到廣泛應(yīng)用。它是從已完工的晶圓（Water）上切下的芯片，不按傳統(tǒng)之 IC 先行封裝成體，而將芯片直接組裝在電路板上，謂之 Bare Chip Assembly。早期的 COB （Chip on Board）做法就是裸芯片的具體使用，不過 COB 是將芯片的背面黏貼在板子上，再行引線及膠封。而新一代的 Bare Chip 卻連引線也省掉，是以芯片正面的各電極點(diǎn)，直接反扣熔焊在板面各配合點(diǎn)上（ Flip Chip）?；蛞孕酒耐箟K扣接在載帶自動(dòng)鍵合（TAB）的內(nèi)腳上，再以其外腳連接在 PCB 上。此二種新式組裝法皆稱為 裸芯片組裝，寄生 C，L小。并且可節(jié)省整體成本約 30% 左右；

5）載帶自動(dòng)鍵合（TAB）：多接腳大型芯片組裝：裸芯片貼裝技術(shù)之一

載帶基材為聚酰亞胺薄膜，表面覆蓋上銅箔后，用化學(xué)法腐蝕出精細(xì)的引線圖形。芯片在引出點(diǎn)上鍍Au、Cu或Sn/Pn合金，形成高度為20-30mm的凸點(diǎn)電極。組裝方法是將芯片粘貼在載帶上，將凸點(diǎn)電極與載帶的引線連接，然后用樹脂封裝。它適用于大批量自動(dòng)化生產(chǎn)。TAB的引線間距可較QFP進(jìn)一步縮小至0.2mm或更短。

6）系統(tǒng)芯片（SoC）

SoC就是將系統(tǒng)的全部功能模塊集成到單一半導(dǎo)體芯片上。將一片SoC與現(xiàn)在的板卡相比，其中可能含有的功能模塊有：CPU、RAM、ROM、DSP、無線模塊、模擬和數(shù)字模塊、網(wǎng)絡(luò)模塊、硬核等。

嵌入式片上系統(tǒng)將整個(gè)嵌入式系統(tǒng)集成到一塊芯片中，應(yīng)用系統(tǒng)的電路板變得簡潔，減小體積和功耗，提高了可靠性。而且，通過改變內(nèi)部工作電壓，降低芯片功耗；減少芯片對(duì)外引腳數(shù)，簡化制造過程；減少外圍驅(qū)動(dòng)接口單元與電路板之間的信號(hào)傳遞，加快數(shù)據(jù)處理速度；內(nèi)嵌線路可避免外部電路板在信號(hào)傳遞時(shí)所造成的騷擾。

單芯片嵌入式微控制器（MicroController Unit，MCU）俗稱單片機(jī)，將整個(gè)嵌入式微計(jì)算機(jī)系統(tǒng)集成到一塊芯片中，從而使功耗和成本下降，可靠性提高。

IC產(chǎn)業(yè)技術(shù)發(fā)展經(jīng)歷了電路集成、功能集成、技術(shù)集成，直到今天基于計(jì)算機(jī)軟硬件的知識(shí)集成，其目標(biāo)就是將電子產(chǎn)品系統(tǒng)電路不斷集成到芯片中去，力圖吞噬整個(gè)產(chǎn)品系統(tǒng)。單芯片的嵌入式系統(tǒng)的出現(xiàn)，以單個(gè)芯片實(shí)現(xiàn)的產(chǎn)品系統(tǒng)不僅僅限于硬件系統(tǒng)，而是一個(gè)帶有柔性性能的軟、硬件集合體的電子系統(tǒng)。SoC是微電子領(lǐng)域IC設(shè)計(jì)的最終目標(biāo)。