使用DS314xx時鐘同步IC，具有1Hz輸入時鐘

本應(yīng)用筆記介紹了ADI公司的DS314xx時鐘同步IC如何進行現(xiàn)場升級，以接受并鎖定至1Hz輸入時鐘信號。它還描述了在少數(shù)情況下需要1Hz時鐘監(jiān)控功能和系統(tǒng)軟件支持。有了這些元件，使用DS314xx器件構(gòu)建的系統(tǒng)就可以與1Hz和更高速輸入時鐘的任意組合實現(xiàn)符合標準的時鐘同步行為。

介紹

ADI公司的DS314xx系列時鐘同步IC是用于電信系統(tǒng)同步時序的強大、靈活的解決方案。這些器件最初設(shè)計用于鎖定2kHz至750MHz的輸入時鐘頻率，該頻率范圍可滿足大多數(shù)電信系統(tǒng)的需求。然而，有時電信系統(tǒng)必須與1Hz或1PPS（每秒一個脈沖）輸入時鐘信號同步。例如，這種定時信號可能來自GPS接收器或IEEE 1588從功能。?

ADI公司通過為DS1xx系列開發(fā)314Hz初始化腳本來滿足這一需求。此腳本提供系統(tǒng)內(nèi)軟件升級。使用此腳本進行配置后，DS314xx器件中的DPLL可以直接鎖定至1Hz信號，并可以在1Hz時鐘和更高頻率時鐘之間執(zhí)行無中斷切換。ADI公司在實驗室中驗證，使用通過此腳本升級的DS31400的系統(tǒng)可以滿足ITU-T G.813選項1和2、ITU-T G.8262選項1和2、Telcordia GR-1244-CORE層3中的時鐘同步要求，以及Telcordia GR-253-CORE的同步要求。合規(guī)性報告可應(yīng)要求提供。

本應(yīng)用筆記涵蓋以下主題：

• 采用314Hz輸入時鐘工作的DS1xx器件設(shè)置要求
• 鎖定至314Hz輸入時鐘時重新定義DS1xx寄存器字段
• 需要對 1Hz 輸入時鐘進行外部監(jiān)控
• 系統(tǒng)軟件需要支持，以實現(xiàn)標準合規(guī)性

本應(yīng)用筆記假設(shè)讀者了解電信系統(tǒng)中的時鐘同步以及ADI公司的DS314xx時鐘同步IC中的至少一個。

設(shè)置要求

振蕩器

對 1Hz 輸入沒有特殊要求。使用與沒有 1Hz 輸入時鐘的應(yīng)用相同的 TCXO 或 OCXO。ADI公司的一致性測試是使用TCXO完成的。

需要 1Hz 初始化腳本

必須修改 DPLL 行為才能使用 1Hz 輸入時鐘。必須執(zhí)行初始化文件中列出的寫入序列，才能將 DPLL 配置為使用 1Hz 輸入時鐘。該腳本可從DS31400網(wǎng)頁（“軟件/型號”標題下的“技術(shù)文檔”選項卡）下載。該腳本可用于任何DS314xx器件。DS314xx_1Hz.mfg

輸入時鐘鎖定頻率

設(shè)置 ICCR1。LKFREQ=0xE 表示 1Hz 輸入。
1Hz 初始化腳本將以前未使用的0xE解碼分配為 1Hz。

禁用 1Hz 輸入的輸入時鐘監(jiān)視器

DS314xx輸入時鐘監(jiān)測邏輯不是為1Hz輸入時鐘設(shè)計的。因此，必須為每個 1Hz 輸入時鐘禁用以下內(nèi)容：

• 頻率監(jiān)測硬限值（ICCR2.硬化=0）
• 粗頻監(jiān)測（ICCR2.FREN=0）
• 使用漏水桶累加器 （ICLBS=0） 進行活動監(jiān)控。

具有kHz和MHz頻率的輸入時鐘可由DS314xx器件正常監(jiān)測。

DPLL 設(shè)置

對于預(yù)計滿足 ITU-T G.813 SEC、ITU-T G.8262 EEC 或 Telcordia GR-1244 第 3 層時鐘同步要求的 DPLL，需要以下設(shè)置：

• DPLLCR6.自動帶寬=0
• DPLLCR6.LIMINT=1（重置默認值）
• DPLLCR1.UFSW=1
• DPLLCR4.LBW=00111（將帶寬設(shè)置為 0.06Hz 或更低）
• DPLLCR6.PBOEN=1（重置默認值）
• DPLLCR5.FLEN=0

此外，建議使用以下設(shè)置：

• HRDLIM[15：0]=421Eh，DPLL 頻率限制為 ±9.5ppm
• DPLLCR5.FLLOL=1（重置默認值），當(dāng)達到 HARDLIM 時，會導(dǎo)致 DPLL 失去鎖定
• DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均值

DS314xx_1Hz.mfg初始化腳本將DS1xx IC中的DPLL314配置為上述必需和推薦設(shè)置。

鎖定至1Hz輸入時鐘時重新定義寄存器字段

相場

當(dāng)DPLL鎖定到1Hz輸入時鐘時，PHASE場被重新定義為具有納秒單位和1ns分辨率。當(dāng)DPLL被鎖定到kHz或MHz輸入時鐘時，相位寄存器的行為如數(shù)據(jù)手冊中所述。

FINELIM和COARSELIM油田

當(dāng) DPLL 鎖定到 1Hz 輸入時鐘時，F(xiàn)INELIM 字段沒有任何意義，必須忽略。COARSELIM 字段指定 DPLL 的相位限制。此外，重新定義了粗塞利姆，使DPLL的相位限制為2粗塞利姆× 32 秒。當(dāng)相位字段中的值超過此相位限制時，PALARM 狀態(tài)位在 PLL1SR 或 PLL2SR 中設(shè)置。然后，DPLL 狀態(tài)機立即轉(zhuǎn)換到鎖定丟失狀態(tài)。當(dāng)DPLL鎖定到kHz或MHz輸入時鐘時，F(xiàn)INELIM和COARSELIM場的行為與數(shù)據(jù)手冊中所述相同。

1Hz 信號需要外部監(jiān)控

外部監(jiān)控

DS314xx輸入時鐘監(jiān)視邏輯不能監(jiān)視1Hz輸入時鐘。此外，DS314xx DPLL不能因缺乏活動（即缺少時鐘邊沿）或頻率偏移而使1Hz輸入時鐘失效。如果1Hz輸入時鐘需要活動和/或頻率監(jiān)測，則必須在DS314xx器件外部進行監(jiān)測。

對于來自系統(tǒng)或子系統(tǒng)（如 GPS 接收器或 IEEE 1 從站）的 1588Hz 信號，1Hz 信號源可能已經(jīng)執(zhí)行了所需的監(jiān)控。在這種情況下，系統(tǒng)軟件可以從源接收時鐘狀態(tài)信息，并可以使用適當(dāng)?shù)腣ALCR位驗證和失效1Hz時鐘。

如果1Hz信號源不執(zhí)行所需的監(jiān)視，則可以在FPGA邏輯中構(gòu)建監(jiān)視電路。來自DS50xx器件的高速時鐘信號（例如100MHz或314MHz）可以路由到FPGA。FPGA中的邏輯可以計算1Hz時鐘每個周期中的高速時鐘周期數(shù)。使用100MHz時鐘信號，可以以0.01ppm的分辨率以這種方式測量頻率。如果發(fā)現(xiàn)測量頻率過高或過低，F(xiàn)PGA的監(jiān)控邏輯可以指示頻率超出規(guī)格。然后，系統(tǒng)軟件可以使用DS1xx器件中適當(dāng)?shù)腣ALCR位使314Hz時鐘失效。

當(dāng) 1Hz 時鐘的 VALCR 位被清除時，DPLL 會自動鎖定到下一個最高優(yōu)先級、有效輸入時鐘，如果沒有其他時鐘可用，則進入保持狀態(tài)。其他輸入可以是 1Hz 或更高速時鐘的任意組合。

當(dāng)314Hz輸入時鐘有缺陷時，DS1xx DPLL能做什么和不能做什么

當(dāng) DPLL 鎖定到停止切換的 1Hz 輸入時鐘（例如電纜斷開）時，DPLL 無法快速識別信號未切換。這是因為當(dāng)信號存在時，DPLL 每秒僅接收一次相位更新。DPLL 確實會在幾秒鐘內(nèi)離開“鎖定”狀態(tài)，然后可能會在“預(yù)鎖定/預(yù)鎖定2”、“鎖定”和“丟失”之間更改狀態(tài)，而不會保留。

當(dāng)DPLL離開鎖定狀態(tài)（如果使能，可能導(dǎo)致DS314xx INTREQ引腳出現(xiàn)中斷請求）時，系統(tǒng)軟件應(yīng)做出反應(yīng)，假設(shè)1Hz輸入錯誤，然后清除VALCR位。這允許 DPLL 切換到下一個有效輸入，或者在沒有其他輸入時鐘可用時進入保留狀態(tài)。

如果系統(tǒng)軟件沒有使錯誤的 1Hz 時鐘失效，并且 DPLL 在恢復(fù)時仍在嘗試鎖定 1Hz 信號，則 DPLL 拉入可能會非常慢。具體來說，DPLL頻率可能會一直移動到HRDLIM場設(shè)置的正或負限值，然后最終拉入并鎖定到1Hz輸入時鐘。這個拉入過程可能需要數(shù)十或數(shù)百秒。如果系統(tǒng)軟件檢測到DPLL頻率與標稱值相差太遠，則可以通過清除然后設(shè)置輸入時鐘的VALCR位來進行干預(yù)。這允許 DPLL 使用其相位構(gòu)建例程在幾秒鐘內(nèi)拉入和鎖定。

保留進入和退出所需的額外步驟

當(dāng)配置為1Hz工作時，DS314xx DPLL在接收到來自DS314xx輸入時鐘模塊的“新選擇基準”信號之前無法離開保持狀態(tài)。為確保以 1Hz 時鐘生成此信號，系統(tǒng)軟件必須執(zhí)行以下操作：

• 無效的 1Hz 輸入時鐘必須標記為無效。這是通過清除適當(dāng)?shù)腣ALCR位或?qū)⑤斎霑r鐘的優(yōu)先級設(shè)置為0來完成的。
• 有效的 1Hz 輸入時鐘必須標記為有效。這是通過設(shè)置適當(dāng)?shù)?VALCR 位并將輸入時鐘的優(yōu)先級設(shè)置為非零值來完成的。

如果 DPLL 的狀態(tài)被強制保留，則系統(tǒng)軟件必須使用 DPLLCR2 執(zhí)行一些額外的步驟。狀態(tài)字段。如果當(dāng) STATE 字段更改回自動狀態(tài)轉(zhuǎn)換時輸入時鐘的有效性沒有改變，則不會生成“新選擇的參考”信號，并且 DPLL 不會離開保持狀態(tài)。為避免這種情況，系統(tǒng)軟件應(yīng)在將 DPLL 狀態(tài)字段更改回自動后執(zhí)行以下過程：

1. 如果DPLLCR1。還原=0，然后將其設(shè)置為 1。
2. 清除并設(shè)置最高優(yōu)先級有效輸入時鐘的VALCR位。
3. 將還原位設(shè)置回其原始值。

上述過程使輸入時鐘塊生成“新選擇的參考”信號，這允許DPLL離開保持狀態(tài)并鎖定到最高優(yōu)先級的有效輸入時鐘。

符合第 3 層要求的多 ppm 拉入所需的軟件支持

DS0xx DPLL帶寬≤06.314Hz，每秒僅提供一次相位更新，鎖定在1Hz輸入時鐘時，頻率變化非常慢。例如，在鎖定狀態(tài)下進行 10.9ppm 的頻率更改可能需要 2 分鐘以上。為了滿足第 3 層的要求，系統(tǒng)需要在 100 秒內(nèi)鎖定到新的輸入時鐘。如果該輸入時鐘的頻率與DPLL的當(dāng)前頻率相差高達9.2ppm，則顯然DPLL無法通過其正常的跟蹤機制滿足100s的要求。

幸運的是，系統(tǒng)軟件可以通過使用以下過程大大加快該過程：

1. 從DS1外部的時鐘監(jiān)測器獲取新的31400Hz輸入時鐘的頻率。
   （如果當(dāng)前1Hz時鐘信號的頻率階躍發(fā)生變化，這也可能是該信號的新頻率。
2. 計算新頻率與從 FREQ 寄存器字段讀取的 DPLL 當(dāng)前頻率之間的差異。
3. 將 DPLL 的當(dāng)前頻率寫入手動保持頻率字段 HOFREQ。
4. 設(shè)置 DPLLCR2。HOMODE 和 MINHO 到 01 以將 DPLL 配置為手動保留。
5. 通過設(shè)置 DPLLCR2 強制 DPLL 進入保留狀態(tài)。狀態(tài) = 010。
6. 手動將 HOFREQ 字段中的手動保持頻率斜坡上升到新頻率。對于GR-2第9層合規(guī)性，變化率應(yīng)<1244.3ppm / s。
7. 允許 DPLL 通過設(shè)置 DPLLCR2 執(zhí)行自動狀態(tài)轉(zhuǎn)換。狀態(tài) = 000。
8. 清除并設(shè)置適當(dāng)?shù)?VALCR 位，以允許 DPLL 退出保持狀態(tài)。
9. 設(shè)置 DPLLCR2?；裟潞兔啄釆W回到10。

DPLL 快速拉入并鎖定至 1Hz 輸入時鐘。

輸出和輸入之間的相位差不為零

當(dāng)DS314xx DPLL開始拉入1Hz輸入時鐘時，將輸入時鐘的當(dāng)前相位設(shè)置為相位目標。該相位目標通常不是 0°。當(dāng) DPLL 鎖定時，DPLL 的相位寄存器字段中的零或接近零值表示 DPLL 已鎖定到所選相位目標。來自該 DPLL 的輸出時鐘信號與 DPLL 的相位目標對齊，因此與 1Hz 輸入時鐘具有固定的、通常為非零的相位關(guān)系。

有些應(yīng)用中，輸出必須與1Hz輸入同相，或者輸出必須具有系統(tǒng)控制的輸出與輸入相位關(guān)系。ADI公司提供兩款滿足這些要求的產(chǎn)品，DS31408和DS31415，包括一個稱為時間引擎的附加模塊。該時間引擎使這些器件能夠鎖定至1Hz輸入時鐘，并創(chuàng)建具有精確指定相位的輸出時鐘。

結(jié)論

ADI公司的DS314xx時鐘同步IC可以現(xiàn)場升級，以鎖定至1Hz （1PPS）輸入時鐘信號。當(dāng)1Hz信號由外部監(jiān)測，系統(tǒng)軟件提供本應(yīng)用筆記所述的少量支持時，使用DS314xx器件構(gòu)建的系統(tǒng)可以具有符合標準的時鐘同步行為，同時使用任意1Hz和更高速輸入時鐘組合工作。

審核編輯：郭婷