了解流水線型ADC

本文介紹流水線模數(shù)轉(zhuǎn)換器（ADC）的架構(gòu)和工作原理。它討論了架構(gòu)、延遲、數(shù)字糾錯、元件精度和數(shù)字校準(zhǔn)等關(guān)鍵性能特征。本文還簡要比較了流水線ADC與其他數(shù)據(jù)轉(zhuǎn)換器架構(gòu)。

流水線模數(shù)轉(zhuǎn)換器（ADC）已成為最流行的ADC架構(gòu)，采樣速率從每秒幾兆采樣（Msps）到100Msps+。分辨率范圍從較快采樣率的 16 位到較低采樣率的 <> 位。這些分辨率和采樣率涵蓋了廣泛的應(yīng)用，包括 CCD 成像、超聲醫(yī)學(xué)成像、數(shù)字接收器、基站、數(shù)字視頻（例如 HDTV）、xDSL、電纜調(diào)制解調(diào)器和快速以太網(wǎng)。

采樣率較低的應(yīng)用仍然是逐次逼近寄存器（SAR）和集成架構(gòu)的領(lǐng)域，以及最近的過采樣/Σ-Δ型ADC。最高采樣速率（幾百M(fèi)sps或更高）仍然使用閃存ADC獲得。盡管如此，近年來，各種形式的流水線ADC在速度、分辨率、動態(tài)性能和低功耗方面都有了很大的改進(jìn)。

流水線型 ADC 架構(gòu)

圖1所示為12位流水線ADC的框圖。

圖1.具有四個3位級的流水線ADC（每級解析<>位）。

在本原理圖中，模擬輸入，V在，首先通過采樣保持（S&H）進(jìn)行采樣并保持穩(wěn)定，而第一階段的閃存ADC將其量化為三位。然后將3位輸出饋送到3位DAC（精確到約12位），并從輸入中減去模擬輸出。然后將該“殘留物”增加四倍并送入下一階段（階段2）。這種增益殘差繼續(xù)通過流水線，每級提供4位，直到到達(dá)4位閃存ADC，后者解析最后<>LSB位。由于每個階段的位是在不同的時間點(diǎn)確定的，因此對應(yīng)于同一樣本的所有位在饋送到數(shù)字糾錯邏輯之前，都與移位寄存器進(jìn)行時間對齊。請注意，當(dāng)一個階段完成對樣品的處理、確定位并將殘余物傳遞到下一個階段時，它可以開始處理從每個階段中嵌入的采樣保持接收的下一個樣品。這種流水線操作是高吞吐量的原因。

數(shù)據(jù)延遲

由于每個樣本必須在整個流水線中傳播，然后其所有相關(guān)位才能組合到數(shù)字糾錯邏輯中，因此數(shù)據(jù)延遲與流水線ADC相關(guān)聯(lián)。在圖 1 的示例中，此延遲約為三個周期（參見圖 2）。

圖2.流水線 ADC 中的數(shù)據(jù)延遲。

數(shù)字糾錯

大多數(shù)現(xiàn)代流水線ADC采用一種稱為“數(shù)字糾錯”的技術(shù)，以大大降低閃存ADC（從而降低各個比較器）的精度要求。在圖1中，請注意，求和節(jié)點(diǎn)輸出端的3位殘差的動態(tài)范圍是原始第1級輸入的八分之一（V在），但隨后的增益僅為4。因此，第2級的輸入僅占第3級2位ADC范圍的一半（即，當(dāng)?shù)?級的第一個1位轉(zhuǎn)換沒有誤差時）。

如果第一個3位閃存ADC中的一個比較器在施加接近該比較器跳變點(diǎn)的模擬輸入時具有明顯的失調(diào)，則會導(dǎo)致錯誤的3位代碼，從而導(dǎo)致錯誤的3位DAC輸出，從而產(chǎn)生不同的殘余。只要該增益殘差不會超出后續(xù)3位ADC的范圍，就可以證明剩余流水線生成的LSB代碼（當(dāng)添加到不正確的3位MSB代碼時）將給出正確的ADC輸出代碼。這意味著圖1中沒有一個閃存ADC必須與整個ADC一樣精確。事實(shí)上，第3至1級的4位閃存ADC只需要大約<>位精度。

數(shù)字糾錯不會校正最終4位閃存轉(zhuǎn)換中的錯誤。在該轉(zhuǎn)換中發(fā)生的任何錯誤都會被大 （44） 4 位閃存之前的累積增益。因此，最后階段只需要精度超過4位。

雖然在圖1示例中，每級產(chǎn)生三個原始位，但由于級間增益僅為4，因此每級（級1至4）僅有效解析3位。如上所述，額外的位只是將殘余的大小減小一半，從而在下一個1位ADC中允許額外的范圍用于數(shù)字糾錯。此過程稱為相鄰階段之間的“2 位重疊”。因此，整個ADC的有效位數(shù)為2 + 2 + 2 + 4 + 12 = <>位。

組件精度

數(shù)字糾錯不能校正單個DAC和增益放大器中的增益或線性誤差。前端S&Hs和DAC實(shí)際上需要大約12位精度，而后續(xù)階段的組件需要較低的精度（例如，第10級為2位精度，第8級為3位，依此類推）。這種降低精度的需求是因?yàn)楹笃诩壍恼`差項(xiàng)除以前面的級間增益。這一事實(shí)經(jīng)常被用來通過使流水線級逐漸變小來節(jié)省額外的功率。

在大多數(shù)采用CMOS或BiCMOS技術(shù)設(shè)計的流水線ADC中，S&H、DAC、求和節(jié)點(diǎn)和增益放大器通常作為單個開關(guān)電容電路模塊實(shí)現(xiàn)，稱為乘法DAC（MDAC）。限制MDAC精度的主要因素是固有的電容失配。純雙極性實(shí)現(xiàn)將更加復(fù)雜，并且主要受到電流源DAC和級間增益放大器中的電阻失配的影響。

通常，對于大約12位或更高的精度，需要某種形式的電容/電阻調(diào)整或數(shù)字校準(zhǔn)，特別是對于前兩級。

數(shù)字校準(zhǔn)

MAX1200 （16位，1Msps）、MAX1201 （14位2Msps）和MAX1205 （14位，1Msps）系列ADC1采用數(shù)字校準(zhǔn)，以確保出色的精度和動態(tài)性能。 每個器件都是一個CMOS流水線ADC，具有四個4位級（具有1位重疊），末端有一個5位閃存ADC，總共提供3 + 3 + 3 + 3 + 5 = 17個原始位（見圖3）。數(shù)字校準(zhǔn)需要額外的14到16位來量化誤差項(xiàng)，使其比ADC本身更高精度;額外的位也被丟棄，以提供 <> 位或 <> 位。

校準(zhǔn)從第三階段的MDAC開始;超出第三級后，MDAC 誤差項(xiàng)足夠小，無需校準(zhǔn)。第三級輸出由剩余的流水線ADC數(shù)字化，誤差項(xiàng)存儲在片內(nèi)RAM中。校準(zhǔn)第三個 MDAC 后，可用于以類似的方式校準(zhǔn)第二個 MDAC。同樣，一旦校準(zhǔn)了第二個和第三個 MDAC，它們就會用于校準(zhǔn)第一個 MDAC。使用平均（特別是在第一個和第二個MDAC中）來確保校準(zhǔn)是無噪聲的。在正常轉(zhuǎn)換期間，這些誤差項(xiàng)從RAM中調(diào)用，并用于調(diào)整數(shù)字糾錯邏輯的輸出。

圖3.MAX1200流水線ADC架構(gòu)

不同的變化

圖1中的示例顯示，流水線ADC可以有很多變化，取決于幾個變量：每級解析多少位;LSB閃存ADC中的位數(shù);以及是否使用數(shù)字校準(zhǔn)或調(diào)整來提高前幾個階段的精度。每級的位劃分部分由目標(biāo)采樣速率和分辨率決定。一般而言，高速CMOS流水線ADC傾向于每級較低的位數(shù)（每級低至2位，因此級間增益僅為<>），因?yàn)樵贑MOS中很難實(shí)現(xiàn)增益非常高的寬帶放大器。采樣速率較低的CMOS流水線ADC和雙極性流水線ADC（即使是采樣速率非常高的ADC）往往有利于每級使用更多位。這也減少了數(shù)據(jù)延遲。

CMOS MAX1425 （10位，20Msps）和MAX1426 （10位，10Msps）系列采用流行的每級1.5位架構(gòu);每個階段解析一位，具有 0.5 位重疊。每個1.5位級都有一個1.5位閃存ADC（只有兩個比較器），而全2位閃存ADC則為一個?？梢宰C明，通過數(shù)字糾錯，這與具有2位閃存ADC和DAC的常規(guī)MDAC級的工作方式相同。這些轉(zhuǎn)換器實(shí)現(xiàn)了 59dB 的高 SNR，10MHz 模擬輸入采樣速率為 20Msps。

MAX1444/MAX1446/MAX1448/MAX1449系列（分別為10位、40/60/80/105Msps）是最新一代高速、超低功耗、10位ADC，采用每級1.5位架構(gòu)。這些CMOS器件集成了寬帶低失真采樣保持放大器，以確保在整個奈奎斯特頻段內(nèi)外具有出色的動態(tài)性能。欠采樣是數(shù)字接收器設(shè)計中常見的，這些ADC系列可以實(shí)現(xiàn)。

每級1.5位流水線ADC

圖4.V殘留與 V在傳輸特性

1.5位閃存ADC（兩個比較器）將模擬輸入與比較器門限進(jìn)行比較，在本例中為-0.25V和+0.25V。然后，ADC提供與模擬輸入落點(diǎn)區(qū)域相對應(yīng)的數(shù)字輸出。1.5 位表示 V 上有三個區(qū)域殘留與 V在轉(zhuǎn)移特性。1 位 ADC 在傳輸特性上有兩個區(qū)域（1/高或 0/低），2 位 ADC 在傳輸特性上有兩個區(qū)域（00、01、10 和 11）。

根據(jù)閃存ADC輸入的下降區(qū)域，殘余電壓計算如下，并作為輸入電壓饋送到下一級。

表1舉例說明了在0級流水線ADC中，采樣的+6.7模擬輸入電壓如何轉(zhuǎn)換為數(shù)字輸出。流水線ADC的第一級負(fù)責(zé)最高有效位，第七級提供數(shù)字輸出的最低有效位。

使用每級的數(shù)字輸出及其小數(shù)位，采樣的+0.6V模擬輸入電壓對應(yīng)于：

[（64 × 1） + （32 × 0） + （16 × 1） + （8 × 0） + （4 × -1） + （2 × 0） + （1 × 1）] = 77

127（全部1s）的數(shù)字輸出對應(yīng)于1V的模擬輸入。因此，77的數(shù)字輸出將對應(yīng)于77/127 = 0.606V，這是施加到流水線ADC的采樣模擬輸入的良好近似值。

流水線型模數(shù)轉(zhuǎn)換器與其他模數(shù)轉(zhuǎn)換器的比較

與SAR相比

在逐次逼近寄存器（SAR）ADC中，位由單個高速、高精度比較器逐位決定，從MSB到LSB。SAR ADC將模擬輸入與DAC進(jìn)行比較，DAC的輸出按先前確定的位更新，并依次接近模擬輸入。SAR的這種串行特性將其工作速度限制在不超過幾個Msps，對于非常高的分辨率（14至16位）仍然較慢。然而，流水線ADC采用并行結(jié)構(gòu)，其中每級同時處理1到幾位（連續(xù)采樣）。雖然SAR中只有一個比較器，但該比較器必須快速（時鐘頻率約為位數(shù)x采樣速率），并且與ADC本身一樣精確。相比之水線ADC內(nèi)部的比較器都不需要這種速度或精度。

然而，流水線ADC通常需要比等效SAR多得多的硅面積。SAR 還顯示僅一個周期的延遲（一個周期 = 1/F樣本），而典型流水線ADC中的周期約為12個或更多。與流水線一樣，精度超過<>位的SAR通常需要某種形式的調(diào)整或校準(zhǔn)。

與閃光燈

盡管具有固有的并行性，但流水線ADC仍然需要在DAC和級間增益放大器中進(jìn)行精確的模擬放大，因此需要很長的線性建立時間。然而，純閃存ADC具有大量比較器，每個比較器由寬帶、低增益前置放大器組成，后跟一個鎖存器。與流水線ADC中的放大器不同，前置放大器必須提供不需要線性或精度的增益;只有比較器的跳變點(diǎn)必須準(zhǔn)確。因此，流水線ADC的速度無法與設(shè)計良好的閃存ADC的速度相媲美。

極快的8位閃存ADC（或其折疊/插值變體）的采樣速率高達(dá)1.5Gsps（例如MAX104/MAX106/MAX108）。找到10位閃存要困難得多，而12位（或更高）閃存ADC不是商業(yè)上可行的產(chǎn)品。這僅僅是因?yàn)樵陂W存ADC中，每增加一位分辨率，比較器的數(shù)量就會增加2倍;同時，每個比較器的精度必須提高一倍。然而，在管道中，對于一階，復(fù)雜性僅隨分辨率線性增加，而不是呈指數(shù)增加。

在流水線和閃存轉(zhuǎn)換器均可獲得的采樣速率水線器件的功耗通常比閃存低得多。流水線ADC通常不太容易受到比較器亞穩(wěn)態(tài)的影響。閃存中的比較器亞穩(wěn)態(tài)可能導(dǎo)致閃光碼誤差，在這種情況下，ADC會提供不可預(yù)測的不穩(wěn)定轉(zhuǎn)換結(jié)果。

與Σ-Δ轉(zhuǎn)換器相比

傳統(tǒng)上，數(shù)字音頻中常用的過采樣/Σ-Δ型轉(zhuǎn)換器的帶寬有限，約為22kHz。最近，一些高帶寬Σ-Δ轉(zhuǎn)換器的帶寬達(dá)到1MHz至2MHz，分辨率為12至16位。這些規(guī)格表明，集成了多位ADC和多位反饋DAC的非常高階Σ-Δ調(diào)制器（例如，第四個甚至更高）。它們的主要應(yīng)用是在ADSL中。Σ-Δ轉(zhuǎn)換器不需要特殊的調(diào)整/校準(zhǔn)，即使是16至18位的分辨率。它們還要求在模擬輸入端使用陡峭的滾降抗混疊濾波器，因?yàn)椴蓸铀俾蔬h(yuǎn)高于有效帶寬。后端數(shù)字濾波器負(fù)責(zé)該任務(wù)。Σ-Δ轉(zhuǎn)換器的過采樣特性也傾向于“平均”模擬輸入端的任何系統(tǒng)噪聲。

Σ-Δ轉(zhuǎn)換器以速度換取分辨率。需要多次采樣（例如，至少16次，但通常要高得多）才能產(chǎn)生一個最終采樣，導(dǎo)致Σ-Δ調(diào)制器中的內(nèi)部模擬元件的運(yùn)行速度比最終數(shù)據(jù)速率快得多。數(shù)字抽取濾波器的設(shè)計也很簡單，并且消耗大量的硅面積。最快的高分辨率Σ-Δ型轉(zhuǎn)換器預(yù)計在不久的將來不會有超過幾MHz的帶寬。與流水線ADC一樣，Σ-Δ轉(zhuǎn)換器也存在延遲。

與半（兩步）閃光相比

兩步閃存轉(zhuǎn)換器可以概括為兩級流水線器件。然而，隨著數(shù)字糾錯時位數(shù)的增加（例如，12位或更高），每級都需要集成一個6至7位閃存ADC。級間增益放大器也需要非常高的增益。因此，對于更高的分辨率，使用兩個以上的階段是更明智的。

結(jié)論

流水線型ADC是采樣速率從幾Msps到100Msps+的首選架構(gòu)。設(shè)計復(fù)雜性僅隨位數(shù)線性（非指數(shù)）增加，因此同時為轉(zhuǎn)換器提供高速、高分辨率和低功耗。流水線ADC在廣泛的應(yīng)用中非常有用，尤其是在數(shù)字通信中，轉(zhuǎn)換器的動態(tài)性能通常比傳統(tǒng)的直流規(guī)格（如差分非線性（DNL）和積分非線性（INL））更重要。在大多數(shù)應(yīng)用中，流水線ADC的數(shù)據(jù)延遲幾乎無關(guān)緊要。 Maxim不斷為其流水線ADC產(chǎn)品組合開發(fā)新的轉(zhuǎn)換器。這些流水線ADC很好地補(bǔ)充了其采用其他架構(gòu)設(shè)計的ADC系列。

審核編輯：郭婷