基于3DIC架構(gòu)的存算一體芯片仿真解決方案

前言

數(shù)字經(jīng)濟(jì)已成為繼農(nóng)業(yè)經(jīng)濟(jì)、工業(yè)經(jīng)濟(jì)之后的主要經(jīng)濟(jì)形態(tài)。算力作為數(shù)字經(jīng)濟(jì)的核心生產(chǎn)力，將直接影響數(shù)字經(jīng)濟(jì)發(fā)展的速度，決定社會(huì)智能的發(fā)展高度。存算一體作為一種新型算力，有望解決傳統(tǒng)馮·諾依曼架構(gòu)下的“存儲(chǔ)墻”、“功耗墻”問題。存算一體將存儲(chǔ)與計(jì)算有機(jī)融合以其巨大的能效比提升潛力，有望成為數(shù)字經(jīng)濟(jì)時(shí)代的先進(jìn)生產(chǎn)力。存算一體芯片設(shè)計(jì)迭代和投產(chǎn)的效率至關(guān)重要，如何能夠設(shè)計(jì)出更低損耗、更低噪聲、更低能耗，并符合信號(hào)完整性、電源完整性指標(biāo)性能的存算一體芯片，從而提高存算一體芯片的設(shè)計(jì)效率呢？

存算一體芯片市場(chǎng)概況

據(jù)IDC預(yù)測(cè)，2025年全球物聯(lián)網(wǎng)設(shè)備數(shù)將超過400億臺(tái)，產(chǎn)生數(shù)據(jù)量接近80ZB。在智慧城市、智能家居、自動(dòng)駕駛等諸多場(chǎng)景中超過一半的數(shù)據(jù)需要依賴終端本地處理，單設(shè)備算力需求約在0.1~64TOPS之間，海量數(shù)據(jù)將在邊緣側(cè)進(jìn)行處理，流量模型逐漸從云側(cè)擴(kuò)展到邊側(cè)。邊緣計(jì)算場(chǎng)景下對(duì)單設(shè)備算力需求約在64~256TOPS之間，時(shí)延要求高。到2030年將帶動(dòng)智能算力需求增長(zhǎng)500倍，以AI算力為核心的智算中心將成為算力基礎(chǔ)設(shè)施主流，大規(guī)模的AI芯片集約化建設(shè)帶來(lái)高功耗挑戰(zhàn)，每機(jī)架平均功耗將由3~5kw逐漸升至7~10kW。未來(lái)智算中心呼喚新型AI芯片，以滿足云側(cè)大算力、高帶寬、低功耗等特性。 與傳統(tǒng)方案相比，存算一體在深度學(xué)習(xí)等領(lǐng)域有獨(dú)特優(yōu)勢(shì)，可以提供比傳統(tǒng)設(shè)備高幾十倍的算效比。此外存算一體芯片通過架構(gòu)創(chuàng)新可以提供綜合性能全面的芯片及板卡，預(yù)計(jì)將在邊側(cè)推理場(chǎng)景中有著廣泛的應(yīng)用。存算一體可通過多核協(xié)同集成大算力芯片，結(jié)合可重構(gòu)設(shè)計(jì)打造通用計(jì)算架構(gòu)，存算一體作為智算中心下一代關(guān)鍵AI芯片技術(shù)，正面向大算力、通用性、高計(jì)算精度等方面持續(xù)演進(jìn)，有望為智算中心提供綠色節(jié)能的大規(guī)模AI算力。

存算一體芯片設(shè)計(jì)中的挑戰(zhàn)

1. 基于3DIC架構(gòu)的三維堆疊芯片

電磁場(chǎng)求解挑戰(zhàn)

在存算一體芯片中，按照封裝結(jié)構(gòu)可以分為2D、2.5D 和3D。不通過額外中介層，直接在有機(jī)基板上互連芯片的形式稱為2D 封裝，該方案成本低，但互連線的密度不高，采用高速串行互連技術(shù)一定程度上可以彌補(bǔ)低帶寬問題。臺(tái)積電的CoWoS芯片（Chip on Wafer on Substrate, CoWoS）技術(shù)是典型的2.5D 封裝技術(shù)，即通過硅轉(zhuǎn)接板實(shí)現(xiàn)多顆芯片的互連和集成。3D封裝是指兩顆或多顆芯粒通過硅通孔、以面對(duì)背（Face-to-Back）的形式，或通過微凸點(diǎn)或混合鍵合技術(shù)、以面對(duì)面（Face-to-Face）的形式，在垂直方向直接堆疊，并實(shí)現(xiàn)芯粒間和對(duì)外界的信號(hào)連接的技術(shù)（圖1）。目前主流的3D 封裝技術(shù)主要包括臺(tái)積電的系統(tǒng)整合芯片（System on Integrated Chip, SoIC）技術(shù)和英特爾的Foveros3D 封裝技術(shù)等。3D 封裝互連密度更高，距離更短，速度更快，但是成本更高且存在散熱和應(yīng)力等問題。

圖 1

3DIC示意圖

基于3D架構(gòu)的存算一體芯片，通過混合鍵合（Hybrid Bonding）技術(shù)進(jìn)行存儲(chǔ)芯片和ASIC之間的高密度互連通信，Bump數(shù)量達(dá)到數(shù)千甚至數(shù)萬(wàn)、幾十萬(wàn)的級(jí)別，Die內(nèi)的RDL和Via數(shù)量更是龐大，整個(gè)結(jié)構(gòu)的電磁場(chǎng)求解未知量規(guī)模是一般求解器難以進(jìn)行計(jì)算的，如何對(duì)模型進(jìn)行合理的堆疊，內(nèi)部細(xì)節(jié)如何合理有效簡(jiǎn)化對(duì)仿真速率和求解精度將至關(guān)重要。

2. um尺寸級(jí)別下仿真精度挑戰(zhàn)

在2.5D/3D的存算一體芯片中，芯片間的高密度互連將進(jìn)入um階段，基于CoWoS封裝的互連走線線寬甚至能到達(dá)到0.4um。由于趨膚效應(yīng)，傳統(tǒng)PCB和有機(jī)封裝基板中的傳輸線電流大多流經(jīng)導(dǎo)體的表面（圖2）。當(dāng)線寬接近于趨膚深度時(shí)，傳輸線截面基本上全部有電流經(jīng)過，這使得我們?cè)诓捎脗鹘y(tǒng)電磁場(chǎng)仿真引擎時(shí)，需要設(shè)置對(duì)導(dǎo)體內(nèi)部進(jìn)行求解，這會(huì)導(dǎo)致整體模型的網(wǎng)格數(shù)量急劇增加，同時(shí)對(duì)工程師的操作經(jīng)驗(yàn)要求極高。

圖 2

20Ghz時(shí)，典型CoWoS-S工藝下導(dǎo)體截面

電流分布和網(wǎng)格密度對(duì)損耗的影響

以TSMCCoWoS-S為例，Metal層的厚度在0.6um左右，RDL層布線一般在2um左右，最小可達(dá)0.4um。在該尺度下，如何能夠兼顧仿真精度與效率，將考驗(yàn)電磁場(chǎng)仿真算法和工程師的設(shè)置技巧。

3. 大規(guī)模求解對(duì)高性能運(yùn)算（HPC）的需求

對(duì)于3DIC架構(gòu)的存算一體芯片來(lái)說(shuō)，傳統(tǒng)RC提取工具無(wú)法滿足精度要求，大量高速SerDes和Memory互連線需要強(qiáng)大的全波三維電磁仿真引擎進(jìn)行快速分析。由于互連結(jié)構(gòu)的復(fù)雜程度，需要在進(jìn)行網(wǎng)格剖分和未知量求解時(shí)采用多機(jī)器、多核心、多任務(wù)來(lái)進(jìn)行仿真任務(wù)管理，SI/PI仿真分析時(shí)間在很大程度上決定產(chǎn)品的迭代周期。

芯和存算一體芯片仿真解決方案

芯和半導(dǎo)體針對(duì)3D封裝存算一體芯片提供了完整的信號(hào)完整性解決方案。Metis 作為整個(gè)解決方案中的關(guān)鍵電磁場(chǎng)求解引擎，是一款應(yīng)用于3DIC先進(jìn)封裝聯(lián)合仿真的 EDA 仿真平臺(tái)，其內(nèi)置了操作友好的3DIC先進(jìn)封裝仿真流程（圖3），同時(shí)與3DIC Compiler 設(shè)計(jì)環(huán)境無(wú)縫集成，用戶在設(shè)計(jì)的任何階段都可以調(diào)用Metis工具來(lái)進(jìn)行版圖的電磁仿真；三維全波高精度電磁仿真可以滿足異構(gòu)集成中高速高頻等應(yīng)用的精度要求，并可以支持納米到厘米級(jí)別的跨尺度仿真，實(shí)現(xiàn)芯片、封裝的聯(lián)合仿真；被用戶廣泛應(yīng)用于CoWoS-S/CoWoS-R/FOCos/等3DIC先進(jìn)封裝的電磁場(chǎng)建模。

圖3

Metis提供的3DIC建模流程

1.支持從0-100um多尺度跨越的

電磁場(chǎng)求解器

在芯片、封裝和系統(tǒng)的電磁聯(lián)合仿真上，由于模型尺寸跨度太大，難以進(jìn)行統(tǒng)一的網(wǎng)格剖分。芯片走線的寬度和間距在1um以下級(jí)別，硅載板走線在2um左右，基板封裝走線在50um左右，而PCB走線能達(dá)到100um左右（圖4），如果對(duì)芯片使用基板封裝的剖分機(jī)制，精度顯然是不夠的，同樣，如果對(duì)基板封裝使用芯片的網(wǎng)格剖分機(jī)制，那么對(duì)規(guī)模和速度上又會(huì)是巨大的挑戰(zhàn)。

圖4

芯片、封裝和系統(tǒng)的物理尺度

針對(duì)這一場(chǎng)景，Metis平臺(tái)有其自身的優(yōu)勢(shì)和特點(diǎn)，它內(nèi)置了芯和的AI智能網(wǎng)格剖分融合技術(shù)（圖5）能夠根據(jù)結(jié)構(gòu)的特點(diǎn)自動(dòng)選擇合適的網(wǎng)格尺寸，集成的多尺度快速電磁場(chǎng)求解算法，可以解決芯片、硅載板、有機(jī)封裝到PCB的不同尺度所帶來(lái)的聯(lián)合仿真問題。

圖5

AI智能網(wǎng)格剖分融合技術(shù)

2.支持多Die三維堆疊建模和聯(lián)合仿真

基于3D堆疊的存算一體芯片中，異構(gòu)集成的芯片通過混合鍵合技術(shù)進(jìn)行高密度互連，芯和半導(dǎo)體的Metis提供了多芯片堆疊的建模向?qū)В▓D6），用戶可以導(dǎo)入多個(gè)芯片GDS或封裝版圖，然后設(shè)置用于連接的TSV和bump的尺寸、填充材料等屬性，這時(shí)也可以對(duì)芯片進(jìn)行flip，mirror等操作，之后，可以進(jìn)行坐標(biāo)定位，或是bump位置的自動(dòng)對(duì)齊，實(shí)現(xiàn)多個(gè)芯片的堆疊互連。最后使用堆疊后的3D互聯(lián)結(jié)構(gòu)，進(jìn)行統(tǒng)一的網(wǎng)格劃分和電磁求解，可對(duì)互聯(lián)結(jié)構(gòu)的電磁場(chǎng)分布和損耗、串?dāng)_等進(jìn)行精確模擬。

圖 6

Metis三維堆疊建模流程

3.支持云平臺(tái)的高性能計(jì)算

多芯片或Die+Package的堆疊建模仿真中，其網(wǎng)格密度高，普通單臺(tái)服務(wù)器難以快速仿真并得到結(jié)果。芯和電子系統(tǒng)設(shè)計(jì)仿真云平臺(tái)已登錄微軟、亞馬遜、華為云等領(lǐng)先平臺(tái)（圖7），其解決方案集成核心差異化的電磁場(chǎng)仿真技術(shù)與軟件、本地集群仿真技術(shù)、MPI仿真技術(shù)、云計(jì)算技術(shù)和分布式集群管理技術(shù)，使芯片、封裝、系統(tǒng)設(shè)計(jì)大規(guī)模電磁仿真EDA的資源管理和資源統(tǒng)一調(diào)度使用成為了可能，通過使用優(yōu)秀的管理系統(tǒng)和管理策略，達(dá)到資源統(tǒng)一分配和管理，不僅增加了各計(jì)算中的資源利用率，降低了計(jì)算中心的維護(hù)和部署成本，同時(shí)發(fā)揮芯和仿真軟件的Intelligent Mesh、Scalable EM Solver多尺度電磁引擎、Parallel Computing并行計(jì)算能力，為電子系統(tǒng)設(shè)計(jì)中的芯片，封裝，PCB，系統(tǒng)進(jìn)行大規(guī)模復(fù)雜電磁場(chǎng)仿真提供了可能。

圖 7

Xpeedic EDA 云平臺(tái)架構(gòu)

4.支持從3DIC設(shè)計(jì)到仿真的全流程解決方案

傳統(tǒng)的EDA流程在進(jìn)行2.5D、3DIC集成設(shè)計(jì)的時(shí)候，需要在多個(gè)工具的圖形用戶環(huán)境中設(shè)計(jì)、分析及交換數(shù)據(jù)。存在全系統(tǒng)分散式管理，多種點(diǎn)工具的協(xié)作交互繁瑣，系統(tǒng)容量和結(jié)構(gòu)形式受限，設(shè)計(jì)和分析工具之間的第三方接口不夠順暢等問題。

芯和半導(dǎo)體的2.5D/3DIC先進(jìn)封裝分析方案Metis與3DIC Compiler現(xiàn)有的設(shè)計(jì)流程無(wú)縫結(jié)合，為客戶構(gòu)建了一個(gè)完全集成、性能卓著且易于使用的環(huán)境（圖8），提供了從開發(fā)、設(shè)計(jì)、驗(yàn)證、信號(hào)完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案。突破了傳統(tǒng)封裝技術(shù)的極限，該方案能同時(shí)支持芯片間幾十萬(wàn)根數(shù)據(jù)通道的互聯(lián)。

圖 8

在3DIC Compiler中調(diào)用Metis電磁場(chǎng)求解引擎

總結(jié)

本文首先講述了存算一體芯片的發(fā)展現(xiàn)狀和市場(chǎng)情況，然后總結(jié)了存算一體芯片仿真分析中所面臨的挑戰(zhàn)。針對(duì)這些挑戰(zhàn)，芯和半導(dǎo)體推出的存算一體芯片仿真方案集成了差異化的電磁場(chǎng)仿真技術(shù)、內(nèi)置了AI智能網(wǎng)格剖分融合技術(shù)、多尺度快速電磁場(chǎng)求解算法、3DIC流程化建模向?qū)?、HPC加速技術(shù)，使存算一體芯片、封裝、系統(tǒng)設(shè)計(jì)大規(guī)模電磁仿真成為可能。同時(shí)，3DIC Compiler到Metis工具中的無(wú)縫對(duì)接，大大減少數(shù)據(jù)交換風(fēng)險(xiǎn)，統(tǒng)一的設(shè)計(jì)、仿真、驗(yàn)證平臺(tái)減少了用戶芯片的設(shè)計(jì)迭代。

審核編輯：湯梓紅