Xilinx IP GTY調(diào)試心得

本文為調(diào)試心得

1.TXUSRCLK為用戶接口時鐘，接的PCS層，TXUSRCLK2接的PMA層，TXUSRCLK對應的GUI界面為user data width，而 TXUSRCLK2 對應的 GUI界面為internal data width。

2.兩者的位寬可以相同，也可以不同，相同時，TXUSRCLK = TXUSRCLK 2，當在使用時，如果IP設(shè)置 8B/10B編碼，在控制用戶接口時，沒有什么要特別注意的。而如果IP設(shè)置64B/66B編碼，那么在TX用戶接口，控制tx sequence時時序會不同，需要特別注意，并且根據(jù)user data width 的不同，tx sequence 的掩碼位置也不同，更具體的信息需要去閱讀手冊ug578，pg182。

3.8B/10B編碼是不需要你進行 bit移位來還原數(shù)據(jù)的，但64B /66B 編碼是需要的。

4.使用8b/10b編碼時

否則

5.使用的K碼一般使用k28.5，即BC

6.接下來是最重要的使用問題，通常，我們使用GT IP大多會選 4個lane

在IP核GUI界面中，選了x0y0-x3y3 共4個通道，然后GUI界面有tx master channel和 rx maxter channel 這個選項，當使用gt例化一個quad的時要注意master所在的lane在外部硬件上一定要確保連接不可懸空，否則導致其它lane連接不穩(wěn)定。上板實測發(fā)現(xiàn)設(shè)置主為x0y0，如果你的x0y0的硬件沒接，那么你的x1y1-x3y3會工作不正常，硬件上一定要接x0y0，其他lane才會正常工作。

7.PMA層設(shè)置

審核編輯：劉清