FPGA同步轉(zhuǎn)換FPGA對(duì)輸入信號(hào)的處理

由于信號(hào)在不同時(shí)鐘域之間傳輸，容易發(fā)生亞穩(wěn)態(tài)的問題導(dǎo)致，不同時(shí)鐘域之間得到的信號(hào)不同。處理亞穩(wěn)態(tài)常用打兩拍的處理方法。多時(shí)鐘域的處理方法很多，最有效的方法異步fifo,具體可以參考博主的verilog異步fifo設(shè)計(jì),仿真（代碼供參考）異步fifo適合處理不同時(shí)鐘域之間傳輸?shù)臄?shù)據(jù)組，但有時(shí)不同時(shí)鐘域之間僅僅傳遞脈沖，異步fifo就顯的有點(diǎn)大材小用的，因此單信號(hào)的跨時(shí)鐘域處理通常有， 兩級(jí)寄存器串聯(lián)。 脈沖同步器。 結(jié)繩法。 采用握手。 我們像主要討論一下跨時(shí)鐘域的同步： 我們將問題分解為2部分，來(lái)自同步時(shí)鐘域信號(hào)的處理和來(lái)自異步時(shí)鐘域信號(hào)的處理。前者要簡(jiǎn)單許多，所以先討論前者，再討論后者。 1.同步時(shí)鐘域信號(hào)的處理 一般來(lái)說(shuō)，在全同步設(shè)計(jì)中，如果信號(hào)來(lái)自同一時(shí)鐘域，各模塊的輸入不需要寄存。只要滿足建立時(shí)間，保持時(shí)間的約束，可以保證在時(shí)鐘上升沿到來(lái)時(shí)，輸入信號(hào)已經(jīng)穩(wěn)定，可以采樣得到正確的值。但是如果模塊需要使用輸入信號(hào)的跳變沿(比如幀同步信號(hào))，千萬(wàn)不要直接這樣哦。

always @ (posedge inputs)

begin

...

end

因?yàn)檫@個(gè)時(shí)鐘inputs很有問題。如果begin ... end語(yǔ)句段涉及到多個(gè)D觸發(fā)器，你無(wú)法保證這些觸發(fā)器時(shí)鐘輸入的跳變沿到達(dá)的時(shí)刻處于同一時(shí)刻(準(zhǔn)確的說(shuō)是相差在一個(gè)很小的可接受的范圍)。因此，如果寫出這樣的語(yǔ)句，EDA工具多半會(huì)報(bào)clock skew > data delay，造成建立/保持時(shí)間的沖突。本人曾經(jīng)也寫出過(guò)這樣的語(yǔ)句，當(dāng)時(shí)是為了做分頻，受大二學(xué)的數(shù)字電路的影響，直接拿計(jì)數(shù)器的輸出做了后面模塊的時(shí)鐘。當(dāng)初用的開發(fā)工具是max+plusII，編譯也通過(guò)了，燒到板子上跑倒也能跑起來(lái)(估計(jì)是因?yàn)闀r(shí)鐘頻率較低, 6M )，但后來(lái)拿到QuartusII中編譯就報(bào)clock skew > data delay。大家可能會(huì)說(shuō)分頻電路很常見的啊，分頻輸出該怎么用呢。我一直用的方法是采用邊沿檢測(cè)電路，用HDL語(yǔ)言描述大概是這樣：

always @ (posedge Clk)

begin

inputs_reg <= inputs;

if (inputs_reg == 1'b0 && inputs == 1'b1)

begin

...

end

...

end

這是上跳沿檢測(cè)的電路，下跳沿電路大家依此類推。 2.異步時(shí)鐘域信號(hào)的處理 這個(gè)問題也得分單一信號(hào)和總線信號(hào)來(lái)討論 2.1單一信號(hào)(如控制信號(hào))的處理 如果這個(gè)輸入信號(hào)來(lái)自異步時(shí)鐘域(比如FPGA芯片外部的輸入)，一般采用同步器進(jìn)行同步。最基本的結(jié)構(gòu)是兩個(gè)緊密相連的觸發(fā)器，第一拍將輸入信號(hào)同步化，同步化后的輸出可能帶來(lái)建立/保持時(shí)間的沖突，產(chǎn)生亞穩(wěn)態(tài)。需要再寄存一拍，減少(注意是減少)亞穩(wěn)態(tài)帶來(lái)的影響。這種最基本的結(jié)構(gòu)叫做電平同步器。 如果我們需要用跳變沿而不是電平又該怎樣處理呢，還記得1里面講的邊沿檢測(cè)電路么？在電平同步器之后再加一級(jí)觸發(fā)器，用第二級(jí)觸發(fā)器的輸出和第三級(jí)觸發(fā)器的輸出來(lái)進(jìn)行操作。這種結(jié)構(gòu)叫做邊沿同步器。

always @ (posedge Clk)

begin

inputs_reg1 <= inputs;

inputs_reg2 <= inputs_reg1;

inputs_reg3 <= inputs_reg2;

if (inputs_reg2 == 1'b1 && inputs_reg3 == 1'b0)

begin

...

end

...

end

以上兩種同步器在慢時(shí)鐘域信號(hào)同步入快時(shí)鐘域時(shí)工作的很好，但是反過(guò)來(lái)的話，可能就工作不正常了。舉一個(gè)很簡(jiǎn)單的例子，如果被同步的信號(hào)脈沖只有一個(gè)快時(shí)鐘周期寬，且位于慢時(shí)鐘的兩個(gè)相鄰跳變沿之間，那么是采不到的。這時(shí)就需要采用脈沖同步器。這種同步器也是由3個(gè)觸發(fā)器組成。 脈沖同步器 由于脈沖在快時(shí)鐘域傳遞到慢時(shí)鐘域時(shí)，慢時(shí)鐘有時(shí)無(wú)法采樣的信號(hào)奈奎是特采樣定理，因此需要對(duì)信號(hào)進(jìn)行處理，可以讓慢信號(hào)采樣到。脈沖同步器的結(jié)果如圖： ? ? 2.2總線信號(hào)的處理 如果簡(jiǎn)單的對(duì)異步時(shí)鐘域過(guò)來(lái)的一組信號(hào)分別用同步器的話，那么對(duì)這一組信號(hào)整體而言，亞穩(wěn)態(tài)出現(xiàn)的幾率將大大上升?；谶@一觀點(diǎn)，對(duì)于總線信號(hào)的處理可以有兩種方式。 如果這組信號(hào)只是順序變化的話(如存儲(chǔ)器的地址)，可以將其轉(zhuǎn)換為格雷碼后再發(fā)送，由于格雷碼相鄰碼字只相差一個(gè)比特，上面說(shuō)的同步器可以很好的發(fā)揮作用 但是如果信號(hào)的變化是隨機(jī)的(如存儲(chǔ)器的數(shù)據(jù))，這種方法便失效了，這時(shí)可以采用握手的方式或者采用FIFO或DPRAM進(jìn)行緩存。RAM緩存的方式在突發(fā)數(shù)據(jù)傳輸中優(yōu)勢(shì)比較明顯，現(xiàn)在高檔一點(diǎn)的FPGA中都有不少的BlockRAM資源，且支持配置為DPRAM或FIFO，這種處理方法在通信電路中非常常用。

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