一、電源綜合分析

1.1噪聲分析

1.1噪聲的危害

??對內(nèi)部各個晶體管的操作通常由內(nèi)核時(shí)鐘或片內(nèi)外設(shè)時(shí)鐘同步，但是由于內(nèi)部延時(shí)的差別，各個晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴(yán)格同步的，當(dāng)某些晶體管已完成了狀態(tài)轉(zhuǎn)換，另一些晶體管可能仍處于轉(zhuǎn)換過程中。芯片內(nèi)部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時(shí)處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電源噪聲可能會被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進(jìn)而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。除了對芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會對其他部分產(chǎn)生影響。比如電源噪聲會影響晶振、PLL、DLL 的抖動特性，AD 轉(zhuǎn)換電路的轉(zhuǎn)換精度等。

1.2電源噪聲產(chǎn)生分析

1.2.1 電源噪聲余量分析

??1.絕大多數(shù)芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。例如：對于 3.3V 電壓，為滿足芯片正常工作，供電電壓在 3.13V 到 3.47V 之間，或 3.3V±165mV。對于 1.2V 電壓，為滿足芯片正常工作，供電電壓在 1.14V 到 1.26V 之間，或 1.2V±60mV。這些限制可以在芯片 datasheet 中的 recommended operating conditions 部分查到。這些限制要考慮兩個部分，第一是穩(wěn)壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。老式的穩(wěn)壓芯片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應(yīng)超過±2.5%。當(dāng)然隨著芯片 工藝的提高，現(xiàn)代的穩(wěn)壓芯片直流精度更高，可能會達(dá)到±1%以下，但是要記住，達(dá)到這樣的精度是有條件的，包括負(fù)載情況，工作溫度等限制。因此可靠的設(shè)計(jì)還是以±2.5%這個值更把握些。

??電源噪聲余計(jì)算非常簡單，方法如下：比如芯片正常工作電壓范圍為 3.13V~3.47V 之間，穩(wěn)壓芯片標(biāo)稱輸出 3.3V。安裝到電路板上后，穩(wěn)壓芯片輸出 3.36V。那么容許電壓變化范圍3.47-3.36=0.11V=110mV。穩(wěn)壓芯片輸出精度±1%，即±3.36*1%=±33.6 mV。電源噪聲余為 11-33.6=76.4 mV。

??計(jì)算很簡單，但是要注意四個問題：①穩(wěn)壓芯片輸出電壓能精確的定在 3.3V？外圍器件如電阻電容電感的參數(shù)對穩(wěn)壓芯片的輸出電壓是否有影響，所以輸出值盡量大于輸出值2%；②工作環(huán)境是否符合穩(wěn)壓芯片手冊上的推薦環(huán)境？器件老化后參數(shù)還會和芯片手冊上的是否一致？負(fù)載情況怎樣？這對穩(wěn)壓芯片的輸出電壓也有影響；③電源噪聲最終會影響到信號質(zhì)。而信號上的噪聲來源不僅僅是電源噪聲，反射串?dāng)_等信號完整性問題也會在信號上疊加噪聲，不能把所有噪聲余都分配給電源系統(tǒng)。所以，在設(shè)計(jì)電源噪聲余量的時(shí)候要留有余地。

??另一個重要問題是：不同電壓等級，對電源噪聲余要求不一樣，按±2.5%計(jì)算的話，1.2V 電壓等級的噪聲余只有30mV。這是一個很苛刻的限制，設(shè)計(jì)的時(shí)候要謹(jǐn)慎些。模擬電路對電源的要求更高。電源噪聲影響時(shí)鐘系統(tǒng)，可能會引起時(shí)序匹配問題。因此必須重視電源噪聲問題。

1.2.2 電源噪聲產(chǎn)生

??電源系統(tǒng)的噪聲來源有三個方面：

??第一， 穩(wěn)壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。這是由穩(wěn)壓芯片自身決定的，一旦選好了穩(wěn)壓電源芯片，對這部分噪聲我們只能接受，無法控制。

??第二， 穩(wěn)壓電源無法實(shí)時(shí)響應(yīng)負(fù)載對于電流需求的快速變化。穩(wěn)壓電源芯片通過感知其輸出電壓的變化，調(diào)整其輸出電流，從而把輸出電壓調(diào)整到額定輸出值。多數(shù)常用的穩(wěn)壓源調(diào)整電壓的時(shí)間在 ms~us 級。因此，對于負(fù)載電流變化頻率在直流到幾百 KHz 之間時(shí)，穩(wěn)壓源可以很好的做出調(diào)整，保持輸出電壓的穩(wěn)定。當(dāng)負(fù)載瞬態(tài)電流變化頻率超出這一范圍時(shí)，穩(wěn)壓源的電壓輸出會出現(xiàn)跌落，從而產(chǎn)生電源噪聲?，F(xiàn)在，微處理器的內(nèi)核及外設(shè)的時(shí)鐘頻 率已超過了600 MHz，內(nèi)部晶體管電平轉(zhuǎn)換時(shí)間下降到 800 ps 以下。這要求電源分配系統(tǒng)必須在直流到 1GHz 范圍內(nèi)都能快速響應(yīng)負(fù)載電流的變化，但現(xiàn)有穩(wěn)壓電源芯片不可能滿足這一苛刻要求。我們只能用其他方法補(bǔ)償穩(wěn)壓源這一不足，所以需要電源去耦。

??第三， 負(fù)載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的壓降。PCB 板上任何電氣路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對于多層板，通常提供一個完整的電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，供電電流流電源平面，到達(dá)負(fù)載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻抗很低，但確實(shí)存在。如果不使用平面而使用引線，那么路徑上的阻抗會更高。另外，引腳及焊盤本身也會有寄生電感存在，瞬態(tài)電流流此路徑必然產(chǎn)生壓降，因此負(fù)載芯片電源引腳處的電壓會隨著瞬態(tài)電流的變化而波動，這就是阻抗產(chǎn)生的電源噪聲。在電源路徑表現(xiàn)為負(fù)載芯片電源引腳處的電壓軌道塌陷，在地路徑表現(xiàn)為負(fù)載芯片地引腳處的電位和參考地電位不同 （注意，這和地彈不同，地彈是指芯片內(nèi)部參考地電位相對于板級參考地電位的跳變）。

1.3退耦意義分析

??采用電容退耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態(tài)電流的響應(yīng)速度， 降低電源分配系統(tǒng)的阻抗都非常有效。對于電容退耦， 很多資料中都有涉及，但是闡述的角度不同。有些是從局部電荷存儲 （即儲能）的角度來說明，有些是從電源分配系統(tǒng)的阻抗的角度來說明，還有些資料的說明更為混亂，一會提儲能，一會提阻抗，因此很多人在看資料的時(shí)候感到有些迷惑。其實(shí)，這兩種提法，本質(zhì)上是相同的，只不過看待問題的視角不同而已。本文分別介紹一下這兩種解釋：

1.3.1 儲能的角度

??從儲能的角度來說明電容退耦原理。在制作電路板時(shí)，通常會在負(fù)載芯片周圍放置很多電容， 這些電容就起到電源退耦作用。圖 1 說明。

??當(dāng)負(fù)載電流不變時(shí)，其電流由穩(wěn)壓電源部分提供，即圖中的 I0，方向如圖所示。此時(shí)電容兩端電壓與負(fù)載兩端電壓一致，電流 Ic為0，電容兩端存儲相當(dāng)數(shù)的電荷，其電荷數(shù)和電容有關(guān)（C=Q/U）。當(dāng)負(fù)載瞬態(tài)電流發(fā)生變化時(shí)，由于負(fù)載芯片內(nèi)部晶體管電平轉(zhuǎn)換速度極快，必須在極短的時(shí)間內(nèi)為負(fù)載芯片提供足夠的電流。但是穩(wěn)壓電源無法很快響應(yīng)負(fù)載電流的變化，因此，電流 I0不會馬上滿足負(fù)載瞬態(tài)電流要求，因此負(fù)載芯片電壓會降低。但是由于電容電壓與負(fù)載電壓相同，因此電容兩端存在電壓變化。對于電容來說電壓變化必然產(chǎn)生電流，此時(shí)電容對負(fù)載放電，電流 Ic不再為0，為負(fù)載芯片提供電流。根據(jù)電容等式1：。只要電容C足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負(fù) 載瞬態(tài)電流的要求。這樣就保證了負(fù)載芯片電壓的變化在容許的范圍內(nèi)。這里，相當(dāng)于電容預(yù)先存儲了一部分電能，在負(fù)載需要的時(shí)候釋放出來，即電容是儲能元件。儲能電容的存在使負(fù)載消耗的能得到快速補(bǔ)充，因此保證了負(fù)載兩端電壓不至于有太大變化，此時(shí)電容擔(dān)負(fù)的是局部電源的角色。從儲能的角度來理解電源退耦，非常直觀易懂，但是對電路設(shè)計(jì)幫助不大。從阻抗的角度理解電容退耦，能讓我們設(shè)計(jì)電路時(shí)有章可循。實(shí)際上，在決定電源分配系統(tǒng)的去耦電容的時(shí)候，用的就是阻抗的概念。

1.3.2 阻抗的角度

??將圖 1 中的負(fù)載芯片拿掉，如圖 2 所示。從 AB 兩點(diǎn)向左看過去，穩(wěn)壓電源以及電容退耦系統(tǒng)一起，可以看成一個復(fù)合的電源系統(tǒng)。這個電源系統(tǒng)的特點(diǎn)是：不論 AB 兩點(diǎn)間 負(fù)載瞬態(tài)電流如何變化，都能保證 AB 兩點(diǎn)間的電壓保持基本穩(wěn)定，即 AB 兩點(diǎn)間電壓變化很小。我們可以用一個等效電源模型表示上面這個復(fù)合的電源系統(tǒng)，如圖 3

??我們的最終設(shè)計(jì)目標(biāo)是，不論 AB 兩點(diǎn)間負(fù)載瞬態(tài)電流如何變化，都要保持 AB 兩點(diǎn)間電壓變化范圍很小，這個要求等效于電源系統(tǒng)的阻抗 Z 要足夠低。在圖 2 中，我們是通過去耦電容來達(dá)到這一要求的，因此從等效的角度出發(fā)，可以說去耦電容降低了電源系統(tǒng)的阻抗。另一方面，從電路原理的角度來說，可得到同樣結(jié)論。電容對于交流信號呈現(xiàn)低阻抗特性，因此加入電容，實(shí)際上也確實(shí)降低了電源系統(tǒng)的交流阻抗（1/jwc）。從阻抗的角度理解電容退耦，可以給我們設(shè)計(jì)電源分配系統(tǒng)帶來極大的方便。實(shí)際上， 電源分配系統(tǒng)設(shè)計(jì)的最根本的原則就是使阻抗最小。最有效的設(shè)計(jì)方法就是在這個原則指導(dǎo)下產(chǎn)生的。

1.4電容分析

1.4.1 電容特性

??理想電容器在實(shí)際中是不存在的，這就是為什么常聽到“電容不僅僅是電容”的原因。

??實(shí)際的電容器總會存在一些寄生參數(shù)，這些寄生參數(shù)在低頻時(shí)表現(xiàn)不明顯，但是高頻情況下，其重要性可能會超過容值本身。圖 4 是實(shí)際電容器的 SPICE 模型，圖中，ESR 代表等效串聯(lián)電阻，ESL 代表等效串聯(lián)電感或寄生電感，C 為理想電容。

??等效串聯(lián)電感（寄生電感）無法消除，只要存在引線，就會有寄生電感。這從磁場角度可以很容易理解，電流發(fā)生變化時(shí)，磁場能發(fā)生變化，但是不可能發(fā)生能躍變，表現(xiàn)出電感特性。寄生電感會延緩電容電流的變化，電感越大，電容充放電阻抗就越大， 反應(yīng)時(shí)間就越長。等效串聯(lián)電阻也不可消除的，很簡單，因?yàn)橹谱麟娙莸牟牧喜皇浅瑢?dǎo)體。討論實(shí)際電容特性之前，首先介紹諧振的概念。

??對于圖 4 的電容模型，其公式2復(fù)阻抗為：

??當(dāng)頻率很低時(shí)，2πf ESL < 1/ 2πfC，整個電容器表現(xiàn)為電容性，

??當(dāng)頻率很高時(shí)，2πf ESL > 1/ 2πfC，電容器此時(shí)表現(xiàn)為電感性，因此高頻時(shí)電容不再是電容，而呈現(xiàn)為電感。當(dāng)2πf ESL= 1/ 2πfC，此時(shí)容性阻抗矢與感性阻抗之差為 0，電容的總阻抗最小，表現(xiàn)為純電阻特性。該頻 率點(diǎn)就是電容的自諧振頻率。

??諧振頻率點(diǎn)是區(qū)分電容是容性還是感性的分界點(diǎn)， 高于諧振頻率時(shí)，電容不再是電容 ，因此退耦作用將下降。實(shí)際電容器都有一定的工作頻率范圍，只有在其工作頻率范圍內(nèi)，電容才具有很好的退耦作用，使用電容進(jìn)行電源退耦時(shí)要特別關(guān)注這一點(diǎn)。寄生電感（等效串聯(lián)電感）是電容器在高于自諧振頻率點(diǎn)之后退耦功能被消弱的根本原因。

??電容的自諧振頻率值和它的電容值及等效串聯(lián)電感值有關(guān)，使用時(shí)可查看器件手冊，了解該項(xiàng)參數(shù)，確定電容的有效頻率范圍。下面圖5列出了 AVX 生產(chǎn)的陶瓷電容不同封裝的各項(xiàng)參數(shù)值。

??電容的等效串聯(lián)電感和生產(chǎn)工藝和封裝尺寸有關(guān)，同一個廠家的同種封裝尺寸的電容， 其等效串聯(lián)電感基本相同。通常小封裝的電容等效串聯(lián)電感更低，寬體封裝的電容比窄體封裝的電容有更低的等效串聯(lián)電感。

??既然電容可以看成 RLC 串聯(lián)電路，因此也會存在品質(zhì)因數(shù)，即Q值，這也是在使用電容時(shí)的一個重要參數(shù)。電路在諧振時(shí)容抗等于感抗，所以電容和電感上兩端的電壓有效值必然相等，電容上的電壓有效值 UC=I*1/ωC=U/ωCR=QU，品質(zhì)因數(shù) Q=1/ωCR，這里 I 是電路的總電流。電感上的電壓有效值 UL=ωL*I=ωL*U/R=QU， 品質(zhì)因數(shù) Q=ωL/R。因?yàn)椋篣C=UL 所以 Q=1/ω CR=ωL/R。電容上的電壓與外加信號電壓 U 之比 UC/U=（I*1/ωC）/RI=1/ωCR=Q。電感上的電壓與外加信號電壓U之比 UL/U=ωLI/RI=ωL/R=Q。從上面分析可見，電路的品質(zhì)因數(shù)越高，電感或電容上的電壓比外加電壓越高。Q 值影響電路的頻率選擇性。當(dāng)電路處于諧振頻率時(shí)，有最大的電流，偏離諧振頻率時(shí)總電流小。我們用 I/I0 表示通過電路的電流與諧振電路中電流的比值，即相對變化率。ω/ω0 表示頻率偏離諧振頻率程度。也就是說電路的選擇性是由電路的品質(zhì)因素 Q 所決定的，Q 值越高選擇性越好。在電路板上會放置一些大的電容，通常是坦電容或電解電容。這類電容有很低的 ESL，但是ESR很高，因此 Q值很低，具有很寬的有效頻率范圍，非常適合板級電源濾波。

1.4.2 電容諧振頻率特性

??實(shí)際當(dāng)電容安裝到電路板上后，還會引入額外的寄生參數(shù)，從而引起諧振頻率的偏移。在計(jì)算系統(tǒng)參數(shù)時(shí)，實(shí)際使用的是安裝諧振頻率，而不是自身諧振頻率，因?yàn)槲覀冴P(guān)注的是電容安裝到電路板上之后的表現(xiàn)。

??電容在電路板上的安裝通常包括一小段從焊盤拉出的引出線，兩個或更多的過孔。我們知道，不論引線還是過孔都存在寄生電感。寄生電感是我們主要關(guān)注的重要參數(shù)，因?yàn)樗鼘﹄娙莸奶匦杂绊懽畲?。電容安裝后，可以對其周圍一小片區(qū)域有效去耦。

??現(xiàn)在我們考察這樣一種情況，電容要對距離它 2 厘米處的一點(diǎn)去耦，這時(shí)寄生電感包括哪幾部分。首先，電容自身存在寄生電感。從電容到達(dá)需要去耦區(qū)域的路徑上包括焊盤、一小段引出線、過孔、2 厘米長的電源及地平面，這幾個部分都存在寄生電感。

??相比，過孔的寄生電感較大。可以用公式計(jì)算過孔的寄生電感有多大。 公式3為:其中：L 是過孔的寄生電感，單位是 nH。h為過孔的長度，和板厚有關(guān)，單位是英寸。d 為過孔的直徑，單位是英寸。下面就計(jì)算一個常見的過孔的寄生電感。設(shè)過孔的長度為 63mil（對應(yīng)電路板的厚度 1.6 毫米，這一厚度的電路板 很常見） ，過孔直徑 8mil，根據(jù)上面公式3得1.4242nh。這一寄生電感比很多小封裝電容自身的寄生電感要大，必須考慮它的影響。過孔的直徑越大，寄生電感越小。過孔長度越長，電感越大。

??可見，安裝后電容的諧振頻率發(fā)生了很大的偏移，使得小電容的高頻去耦特性被消弱。在進(jìn)行電路參數(shù)設(shè)計(jì)時(shí)，應(yīng)以這個安裝后的諧振頻率計(jì)算，因?yàn)檫@才是電容在電路板上的實(shí)際表現(xiàn)。所以注意，實(shí)際上安裝一個電容至少要兩個過孔，寄生電感是串聯(lián)的，如果只用兩個過孔，則過孔引入的寄生電感就有3nH。但是在電容的一端都并聯(lián)幾個過孔，可以有效小總的寄生電感。

1.5去耦設(shè)計(jì)

??電源去耦涉及到很多問題：總的電容多大才能滿足要求？如何確定這個值？選擇那些電容值？放多少個電容？選什么材質(zhì)的電容？電容如何安裝到電路板上？電容放置距離有什么要求？

1.5.1 目標(biāo)阻抗

??目標(biāo)阻抗（Target Impedance）定義為公式4：

??其中：Vdd 為要進(jìn)行去耦的電源電壓等級，常見的有 5V、3.3V、1.8V、1.26V、1.2V 等。

??Ripple 為允許的電壓波動，在電源噪聲余一節(jié)中我們已闡述過了，典型值為 2.5%。

???IMAX 為負(fù)載芯片的最大瞬態(tài)電流變化。

??該定義可解釋為：能滿足負(fù)載最大瞬態(tài)電流供應(yīng)，且電壓變化不超過最大容許波動范圍的情況下，電源系統(tǒng)自身阻抗的最大值。超過這一阻抗值，電源波動將超過容許范圍。

對目標(biāo)阻抗有兩點(diǎn)需要說明: (1)目標(biāo)阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對快速變化的電流表現(xiàn)出來的一種阻抗特性；(2)目標(biāo)阻抗和一定寬度的頻段有關(guān)。在整個頻率范圍內(nèi)，電源阻抗都不能超過這個值。阻抗是電阻、電感和電容共同作用的結(jié)果，因此必然與頻率有關(guān)。整個頻率范圍有多大？這和負(fù)載對瞬態(tài)電流的要求有關(guān)。顧名思義，瞬態(tài)電流是指在極短時(shí)間內(nèi)電源必須提供的電流。如果把這個電流看做信號的話，相當(dāng)于一個階躍信號，具有很寬的頻譜，這一頻譜范圍就是我們認(rèn)為的頻率范圍。

1.5.2 電容選擇

1.電容理論計(jì)算值選擇

??有兩種方法確定所需的電容。第一種方法利用電源驅(qū)動的負(fù)載計(jì)算電容。這種方法沒有考慮 ESL及ESR的影響，因此很不精確，但是對理解電容的選擇有好處。

??第二種方法就是利用目標(biāo)阻抗（Target Impedance）來計(jì)算總電容，這是業(yè)界通用的方法，得到了廣泛驗(yàn)證。你可以先用這種方法來計(jì)算，然后做局部微調(diào)，能達(dá)到很好的效果，如何進(jìn)行局部微調(diào)，是一個更高級的話題。下面分別介紹兩種方法。

??方法一：利用電源驅(qū)動的負(fù)載計(jì)算電容

??設(shè)負(fù)載（容性）為 30pF，要在 2ns 內(nèi)從 0V 驅(qū)動到 3.3V，瞬態(tài)電流為：，結(jié)果為49.5mA。如果共有 36 個這樣的負(fù)載需要驅(qū)動，則瞬態(tài)電流為：3649.5mA=1.782A。假設(shè)容許電壓波動為：3.32.5%=82.5 mV，所需電容為C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF。

??說明：所加的電容實(shí)際上作為抑制電壓波紋的儲能元件，該電容必須在 2ns 內(nèi)為負(fù)載提供1.782A 的電流， 同時(shí)電壓下降不能超過 82.5 mV，因此電容值應(yīng)根據(jù) 82.5 mV 來計(jì)算。記?。弘娙莘烹娊o負(fù)載提供電流，其本身電壓也會下降，但是電壓下降的不能超過 82.5 mV（容許的電壓波紋）。

??方法二：利用目標(biāo)阻抗計(jì)算電容（設(shè)計(jì)思想很嚴(yán)謹(jǐn)，要吃透）

??為了清楚的說明電容的計(jì)算方法，我們用一個例子。要去耦的電源為1.2V，容許電壓波動為 2.5%，最大瞬態(tài)電流 600mA。

??第一步：計(jì)算目標(biāo)阻抗：利用公式4得=50mΩ。

??第二步：確定穩(wěn)壓電源頻率響應(yīng)范圍。

??和具體使用的電源片子有關(guān)，通常在 DC 為幾百kHz-幾M 之間。這里設(shè)為 DC 到 100kHz。在100kHz 以下時(shí)，電源芯片能很好的對瞬態(tài)電流做出反應(yīng)，高于100kHz 時(shí)，表現(xiàn)為很高的阻抗，如果沒有外加電容，電源波動將超過允許的 2.5%。為了在高于100kHz 時(shí)仍滿足電壓波動小于 2.5%要求，應(yīng)該加多大的電容？

??第三步：計(jì)算 bulk 電容

??當(dāng)頻率處于電容自諧振點(diǎn)以下時(shí)，電容的阻抗可近似表示為：，頻率 f 越高，阻抗越小，頻率越低，阻抗越大。在頻率范圍內(nèi)，電容的 大阻抗不能超過目標(biāo)阻抗，因此使用100kHz 計(jì)算（電容起作用的頻率范圍的最低頻率，對應(yīng)電容最高阻抗）。

??公式5：=31.831uf

??當(dāng)頻率處于電容自諧振點(diǎn)以上時(shí)，電容的阻抗可近似表示為：。頻率 f 越高，阻抗越大，但阻抗不能超過目標(biāo)阻抗。假設(shè) ESL 為 5nH，則最高有效頻率為：=1.6MHz，如果希望電源系統(tǒng)在 500MHz 以下時(shí)都能滿足電壓波動要求，就必須控制電容的寄生電感。必須滿足 2πf×Lmax≤XMAX ，所以有：=0.016nH。

假設(shè)使用 AVX 公司的 0402 封裝陶瓷電容，寄生電感約為 0.4nH，加上安裝到電 路板上后過孔的寄生電感（本文后面有計(jì)算方法）假設(shè)為 0.6nH，則總的寄生電感為 1 nH。為了滿足總電感不大于 0.16 nH 的要求，我們需要并聯(lián)的電容個數(shù)為：1/0.016=62.5 個，因此需要 63 個 0402 電容。

為了在 1.6MHz 時(shí)阻抗小于目標(biāo)阻抗，需要使用公式5計(jì)算容值：C=1.9894uf。

??因此個電容的電容為 1.9894/63=0.0316 uF。

??綜上所述，對于這個系統(tǒng)，我們選擇 1 個 31.831 uF 的大電容和 63 個 0.0316 uF 的小電容即可滿足要求。

2.電容理實(shí)際計(jì)算值選擇

??為解決寄生電感問題需要很多小容量電容值，但實(shí)際應(yīng)用中使用不到那么詳細(xì)，怎么避免。

??（1）并聯(lián)相同容值

??63 個 0.0316 uF 的小電容并聯(lián)的效果相當(dāng)于一個具有 0.159 nH ESL 的 1.9908 uF 電容。電容并聯(lián)后仍有相同的諧振頻率，但是并聯(lián)電容在一個頻率點(diǎn)上的阻抗都小于單個電容。

??但是，從圖中我們看到，阻抗曲線呈 V 字型，隨著頻率偏離諧振點(diǎn)，其阻抗仍然上升的很快。要在很寬的頻率范圍內(nèi)滿足目標(biāo)阻抗要求，需要并聯(lián)大的同值電容。這不是一種好的方法，造成極大地浪費(fèi)。有些人喜歡在電路板上放置很多 0.1uF 電容，如 果你設(shè)計(jì)的電路工作頻率很高，信號變化很快，那就不要這樣做，最好使用不同容值的組合來構(gòu)成相對平坦的阻抗曲線。

??（2）并聯(lián)相不同容值

??容值不同的電容具有不同的諧振點(diǎn)左邊諧振點(diǎn)之前，兩個電容都呈容性，右邊諧振點(diǎn)后，兩個電容都呈感性。在兩個諧振點(diǎn)之間，阻抗曲線交叉，在交叉點(diǎn)處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容呈容性，此時(shí)相當(dāng)于 LC 并聯(lián)電路。對于 LC 并聯(lián)電路來說，當(dāng) L 和 C 上的電抗相等時(shí)， 發(fā)生并聯(lián)諧振。因此，兩條曲線的交叉點(diǎn)處會發(fā)生并聯(lián)諧振，這就是反諧振效應(yīng)，該頻率點(diǎn) 為反諧振點(diǎn)。電導(dǎo) G=jwc2+1/jwL1,未考慮 ESR。

??結(jié)論：

??A. 不同容值的電容并聯(lián)，其阻抗特性曲線的底部要比圖 6 阻抗曲線的底部平坦得多（雖然存在反諧振點(diǎn)，有一個阻抗尖峰），因而能更有效地在很寬的頻率范圍內(nèi)小阻抗。

??B. 在反諧振（Anti-Resonance）點(diǎn)處，并聯(lián)電容的阻抗值無限大，高于兩個電容任何一個單獨(dú)作用時(shí)的阻抗。并聯(lián)諧振或反諧振現(xiàn)象是使用并聯(lián)去耦方法的不足之處。

在并聯(lián)電容去耦的電路中，雖然大多數(shù)頻率值的噪聲或信號都能在電源系統(tǒng)中找到低阻抗回流路徑，但是對于那些頻率值接近反諧振點(diǎn)的，由于電源系統(tǒng)表現(xiàn)出的高阻抗，使得這部分噪聲或信號能無法在電源分配系統(tǒng)中找到回流路徑，最終會從 PCB 上發(fā)射出去（空氣也是一種介質(zhì)，波阻抗只有幾百歐姆），從而在反諧振頻率點(diǎn)處產(chǎn)生嚴(yán)重的 EMI 問題。因此，并聯(lián)電容去耦的電源分配系統(tǒng)一個重要的問題就是：合理的選擇電容，盡可能的壓低反諧振點(diǎn)處的阻抗。

3. 電容去耦半徑

??電容去耦的一個重要問題是電容的去耦半徑。大多數(shù)資料中都會提到電容擺放要盡靠近芯片，多數(shù)資料都是從小回路電感的角度來談這個擺放距離問題。確實(shí)，小電感是一個重要原因，但是還有一個重要的原因大多數(shù)資料都沒有提及，那就是電容去耦半徑問題。

??如果電容擺放離芯片過遠(yuǎn)，超出了它的去耦半徑，電容將失去它的去耦的作用。

??理解去耦半徑最好的辦法就是考察噪聲源和電容補(bǔ)償電流之間的相位關(guān)系。當(dāng)芯片對電流的需求發(fā)生變化時(shí)，會在電源平面的一個很小的局部區(qū)域內(nèi)產(chǎn)生電壓擾動，電容要補(bǔ)償這一電流（或電壓），就必須先感知到這個電壓擾動。信號在介質(zhì)中傳播需要一定的時(shí)間，因此從發(fā)生局部電壓擾動到電容感知到這一擾動之間有一個時(shí)間延遲。同樣，電容的補(bǔ)償電流到達(dá)擾動區(qū)也需要一個延遲。因此必然造成噪聲源和電容補(bǔ)償電流之間的相位上的不一致。特定的電容，對與它自諧振頻率相同的噪聲補(bǔ)償效果最好，我們以這個頻率來衡這種相位關(guān)系。設(shè)自諧振頻率為 f，對應(yīng)波長為λ，補(bǔ)償電流表達(dá)式可寫為：。其中，A 是電流幅度，R 為需要補(bǔ)償?shù)膮^(qū)域到電容的距離，C 為信號傳播速度。

??當(dāng)擾動區(qū)到電容的距離達(dá)到λ/4 時(shí)，補(bǔ)償電流的相位為π ，和噪聲源相位剛好差180 度，即完全反相。此時(shí)補(bǔ)償電流不再起作用，去耦作用失效，補(bǔ)償?shù)哪軣o法及時(shí)送達(dá)。為了能有效傳遞補(bǔ)償能，應(yīng)使噪聲源和補(bǔ)償電流的相位差盡可能的小，最好是同相位的。距離越近，相位差越小，補(bǔ)償能傳遞越多，如果距離為 0，則補(bǔ)償能百分之百傳遞到擾動區(qū)。這就要求噪聲源距離電容盡可能的近，要遠(yuǎn)小于λ/4 。實(shí)際應(yīng)用中，這一距離最好控 制在λ/40~λ/50 之間，這是一個驗(yàn)數(shù)據(jù)。

??例如：0.001uF 陶瓷電容，如果安裝到電路板上后總的寄生電感為 1.6nH，那么其安裝后的諧振頻率為 125.8MHz，諧振周期為 7.95ps。假設(shè)信號在電路板上的傳播速度為 166ps/inch，則波長為 47.9 英寸。電容去耦半徑為 47.9/50=0.958 英寸，大約等于2.4厘米。本例中的電容只能對它周圍 2.4 厘米范圍內(nèi)的電源噪聲進(jìn)行補(bǔ)償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對于大電容，因?yàn)槠渲C振頻率很低，對應(yīng)的波長非常長，因而去耦半徑很大，這也是為什么我們不太關(guān)注大電容在電路板上放置位置的原因。對于小電容，因去耦半徑很小，應(yīng)盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會反復(fù)強(qiáng)調(diào)的，小電容要盡可能近的靠近芯片放置。

4.電容位置放置

??1.對于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠(yuǎn)，最外層放置容值最大的。

??2.還有一點(diǎn)要注意，在放置時(shí)， 最好均勻分布在芯片的四周，對一個容值等級都要這樣。通常芯片在設(shè)計(jì)的時(shí)候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片 的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區(qū)域均勻去耦。

??3.在安裝電容時(shí)，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也同樣。這樣流過電容的電流回路為：電源平面->過孔->引出線->焊盤->電容->焊盤->引出>過孔->地平面。

??4.放置過孔的基本原則就是讓這一環(huán)路面積最小，進(jìn)而使總的寄生電感最小。下面給出幾種過孔放置方法。

??第一種 從焊盤引出很長的引出線然后連接過孔，這會引入很大的寄生電感，一定要避免這樣做，這時(shí)最糟糕的安裝方式。

??第二種 在焊盤的兩個端點(diǎn)緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。

??第三種 在焊盤側(cè)面打孔，進(jìn)一步小了回路面積，寄生電感比第二種更小，是比較好的方法。

??第四種 在焊盤兩側(cè)都打孔，和第三種方法相比，相當(dāng)于電容一端都是通過過孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡用這種方法。

??第五種 在焊盤上直接打孔，寄生電感最小，但是焊接是可能會出現(xiàn)問題，是否使用要看加工能力和方式。

??推薦使用第三種和第四種方法。

??第六種 對于大尺寸的電容，比如板級濾波所用的鉭電容，推薦用圖 8 中的安裝方法。

??需要強(qiáng)調(diào)一點(diǎn)：有些工程師為了節(jié)省空間，有時(shí)讓多個電容使用公共過孔。任何情況下都不要這樣做。最好想辦法優(yōu)化電容組合的設(shè)計(jì)，少電容數(shù)。由于印制線越寬，電感越小，從焊盤到過孔的引出線盡加寬，如果可能，盡和焊盤寬度相同。

??電源系統(tǒng)去耦設(shè)計(jì)要把引腳去耦和電源平面去耦結(jié)合使用已達(dá)到最優(yōu)設(shè)計(jì)。時(shí)鐘、 PLL、 DLL 等去耦設(shè)計(jì)要使用引腳去耦，必要時(shí)還要加濾波網(wǎng)絡(luò)，模擬電源部分還要使用磁珠等進(jìn)行濾波。針對具體應(yīng)用選擇退耦電容的方法也很流行，如在電路板上發(fā)現(xiàn)某個頻率的干擾較大，就要專門針對這一頻率選擇合適的電容，改進(jìn)系統(tǒng)設(shè)計(jì)。總之，電源系統(tǒng)的設(shè)計(jì)和具體應(yīng)用密切相關(guān)，不存在放之四海皆準(zhǔn)的具體方案。關(guān)鍵是掌握基本的設(shè)計(jì)方法，具體情況具體分析，才能很好的解決電源去耦問題。

審核編輯 黃宇