咨詢應(yīng)用工程師：PLL頻率合成器

Q.什么是鎖相環(huán)頻率合成器？

A.頻率合成器允許設(shè)計(jì)人員以單個(gè)參考頻率的倍數(shù)形式生成各種輸出頻率。主要應(yīng)用是生成本振（LO）信號(hào)，用于RF信號(hào)的上變頻和下變頻。

頻率合成器在鎖相環(huán) （PLL） 中工作，其中相位/頻率檢測(cè)器 （PFD） 將反饋頻率與參考頻率的分頻版本進(jìn)行比較（圖 1）。PFD的輸出電流脈沖經(jīng)過(guò)濾波和積分以產(chǎn)生電壓。該電壓驅(qū)動(dòng)外部壓控振蕩器 （VCO） 增加或降低輸出頻率，從而將 PFD 的平均輸出驅(qū)動(dòng)至零。

圖1.鎖相環(huán)框圖。

頻率通過(guò)使用計(jì)數(shù)器來(lái)縮放。在本例中，ADF4xxx頻率合成器與外部濾波器和VCO配合使用。輸入基準(zhǔn)電壓源（R）計(jì)數(shù)器將基準(zhǔn)輸入頻率（本例中為13 MHz）降低至PFD頻率（F聚苯乙烯 = F裁判/R）;反饋 （N） 計(jì)數(shù)器可降低輸出頻率，以便與 PFD 處的縮放參考頻率進(jìn)行比較。在平衡時(shí)，兩個(gè)頻率相等，輸出頻率為N×F聚苯乙烯.反饋計(jì)數(shù)器是雙模預(yù)分頻器類型，具有 A 和 B 計(jì)數(shù)器（N = BP + A，其中 P 是預(yù)分頻器值）。

圖2顯示了超外差接收器的典型應(yīng)用?；竞?a target="_blank">手機(jī)LO是最常見(jiàn)的應(yīng)用，但頻率合成器也可用于低頻時(shí)鐘發(fā)生器（ADF4001）、無(wú)線局域網(wǎng)（5.8 GHz）、雷達(dá)系統(tǒng)和防撞系統(tǒng)（ADF4106）。

圖2.雙PLL用于從GSM射頻向下混頻至基帶。

Q.選擇PLL頻率合成器時(shí)要考慮哪些關(guān)鍵性能參數(shù)？

A.主要的是：相位噪聲、參考雜散和鎖定時(shí)間。

相位噪聲：對(duì)于給定功率電平的載波頻率，頻率合成器的相位噪聲是載波功率與在定義的頻率偏移（頻率合成器通常為1 kHz）下1 Hz帶寬中的功率之比。以dBc/Hz表示，帶內(nèi)（或近載）相位噪聲由頻率合成器主導(dǎo);VCO噪聲貢獻(xiàn)在閉環(huán)中進(jìn)行高通濾波。

參考馬刺：這些是內(nèi)部計(jì)數(shù)器產(chǎn)生的離散失調(diào)頻率下的偽影，電荷泵在PFD頻率下工作。電荷泵的上下電流不匹配、電荷泵泄漏和電源去耦不足會(huì)增加這些雜散。雜散音將在所需信號(hào)的頂部混合，并降低接收器靈敏度。

鎖定時(shí)間：PLL的鎖定時(shí)間是在給定頻率容差內(nèi)從一個(gè)指定頻率跳到另一個(gè)指定頻率所需的時(shí)間。跳頻大小通常由PLL在其分配的頻帶內(nèi)工作時(shí)必須完成的最大跳轉(zhuǎn)決定。GSM-900的步長(zhǎng)為45 MHz，GSM-1800的步長(zhǎng)為95 MHz。所需的頻率容差分別為 90 Hz 和 180 Hz。PLL必須在小于1.5個(gè)時(shí)隙內(nèi)完成所需的頻率步進(jìn)，其中每個(gè)時(shí)隙為577 μs。

Q.我根據(jù)所需的輸出頻率選擇了合成器。如何選擇PLL中的其他元件？

A. 頻率基準(zhǔn)：良好、高質(zhì)量、低相位噪聲基準(zhǔn)對(duì)于穩(wěn)定的低相位噪聲RF輸出至關(guān)重要。TCXO晶體提供的方波或削波正弦波具有出色的性能，因?yàn)楦怃J的時(shí)鐘邊沿可減少R計(jì)數(shù)器輸出端的相位抖動(dòng)。ADF4206系列具有板載振蕩器電路，允許使用低成本AT切割晶體作為基準(zhǔn)電壓源。雖然可預(yù)測(cè)的AT晶體的成本是TCXO的三分之一，但除非實(shí)施變?nèi)?a target="_blank">二極管的補(bǔ)償方案，否則其溫度穩(wěn)定性較差。

VCO：VCO將施加的調(diào)諧電壓轉(zhuǎn)換為輸出頻率。在VCO的整個(gè)頻率范圍內(nèi)，靈敏度可能會(huì)有很大差異。這可能會(huì)使環(huán)路不穩(wěn)定（請(qǐng)參閱環(huán)路過(guò)濾器）。通常，VCO的調(diào)諧靈敏度（Kv）越低，VCO相位噪聲越好。頻率合成器相位噪聲將在與載波的較小偏移處占主導(dǎo)地位。離載波更遠(yuǎn)，VCO的高通濾波噪聲將開始占主導(dǎo)地位。GSM 帶外相位噪聲規(guī)格在 130MHz 偏移時(shí)為 –1 dBc/Hz。

環(huán)路濾波器：有許多不同類型的環(huán)路濾波器。最常見(jiàn)的是圖3所示的三階積分器。通常，環(huán)路濾波器帶寬應(yīng)為PFD頻率（通道間距）的1/10。增加環(huán)路帶寬將減少鎖定時(shí)間，但濾波器帶寬不應(yīng)超過(guò)PFD/5，以避免顯著增加不穩(wěn)定的風(fēng)險(xiǎn)。

圖3.三階環(huán)路濾波器。R2C3極點(diǎn)為雜散產(chǎn)物提供額外的衰減。

環(huán)路濾波器的帶寬可以通過(guò)將PFD頻率或電荷泵電流加倍來(lái)實(shí)現(xiàn)倍增。如果VCO的實(shí)際Kv明顯高于用于設(shè)計(jì)環(huán)路濾波器的標(biāo)稱Kv，則環(huán)路帶寬將明顯寬于預(yù)期。環(huán)路帶寬隨Kv的變化在寬帶PLL設(shè)計(jì)中是一個(gè)重大的設(shè)計(jì)挑戰(zhàn)，其中Kv的變化可能超過(guò)300%。增加或減少可編程電荷泵電流是補(bǔ)償由Kv變化引起的環(huán)路帶寬變化的最簡(jiǎn)單方法。

Q.如何針對(duì)相位噪聲優(yōu)化PLL設(shè)計(jì)？

A. 使用低 N 值：由于相位噪聲以 20 log N 的速率從 PFD（參考頻率）乘以，因此將N 降低 2 倍將使系統(tǒng)相位噪聲降低 3 dB（即，將 PFD 頻率加倍可將相位噪聲降低 10 log2）。因此，應(yīng)始終使用最高的可行PFD頻率。

選擇比所需頻率更高的頻率合成器：在900 MHz的相同條件下工作，ADF4106的相位噪聲比ADF6好4111 dB（見(jiàn)表1）。

使用指定用于工作時(shí)的最低 Rset 電阻器：減小Rset會(huì)增加電荷泵電流，從而降低相位噪聲。

表 1.積分相位抖動(dòng)在很大程度上取決于頻率合成器的帶內(nèi)相位噪聲。系統(tǒng)參數(shù)：[900 MHz 射頻、200 kHz PFD、20 kHz 環(huán)路濾波器]

Q.為什么相位噪聲很重要？

答：相位噪聲可能是PLL選擇中最關(guān)鍵的規(guī)格。在發(fā)射鏈中，線性功率放大器（PA）是最難設(shè)計(jì)的模塊。低相位噪聲LO通過(guò)減小基帶信號(hào)上變頻中的相位誤差，為設(shè)計(jì)人員提供更大的PA非線性裕量。

GSM 接收器/發(fā)射器 （Rx/Tx） 的系統(tǒng)最大相位誤差規(guī)格為 5° rms。如表1所示，當(dāng)PLL貢獻(xiàn)的相位噪聲降低時(shí)，允許的PA相位誤差貢獻(xiàn)會(huì)明顯更大。

在接收端，低相位噪聲對(duì)于獲得良好的接收器選擇性（接收器在存在干擾源時(shí)解調(diào)信號(hào)的能力）至關(guān)重要。在圖4的示例中，左側(cè)的所需低電平信號(hào)被附近與LO噪聲混合的不需要的信號(hào)（封閉虛線區(qū)域）淹沒(méi)。在這種情況下，濾波器將無(wú)法阻擋這些不需要的干擾源。為了解調(diào)所需的RF信號(hào)，發(fā)射端需要更高的輸出功率，或者需要改善LO相位噪聲。

圖4.大的無(wú)用信號(hào)與LO噪聲混合會(huì)淹沒(méi)所需信號(hào)。增加相位噪聲會(huì)降低接收器的靈敏度，因?yàn)榻庹{(diào)器將無(wú)法從噪聲中分辨信號(hào)。

Q.為什么雜散水平很重要？

一個(gè)。大多數(shù)通信標(biāo)準(zhǔn)對(duì)LO可以產(chǎn)生的雜散頻率分量（雜散）水平有嚴(yán)格的最大規(guī)格。在傳輸模式下，必須限制雜散電平，以確保它們不會(huì)干擾同一或附近系統(tǒng)中的用戶。在接收器中，LO雜散會(huì)顯著降低解調(diào)混頻降頻信號(hào)的能力。圖4顯示了倒易混頻的影響，其中由于振蕩器上有大量的不需要的信號(hào)與噪聲混合，目標(biāo)信號(hào)被噪聲淹沒(méi)。雜散噪聲分量也會(huì)出現(xiàn)同樣的效果。

高水平的雜散會(huì)迫使設(shè)計(jì)人員縮小環(huán)路帶寬（減慢響應(yīng)速度），從而間接影響鎖定時(shí)間，以便為這些不需要的元件提供足夠的衰減。確保低基準(zhǔn)雜散的關(guān)鍵頻率合成器規(guī)格是低電荷泵泄漏和電荷泵電流匹配。

Q.為什么鎖定時(shí)間很重要？

一個(gè)。許多系統(tǒng)使用跳頻作為保護(hù)數(shù)據(jù)安全、避免多路徑衰落和避免干擾的手段。PLL在實(shí)現(xiàn)頻率鎖定方面所花費(fèi)的時(shí)間是寶貴的時(shí)間，不能用于發(fā)送或接收數(shù)據(jù);這降低了可實(shí)現(xiàn)的有效數(shù)據(jù)速率。目前沒(méi)有可用的PLL可以足夠快地跳頻以滿足GSM協(xié)議的定時(shí)要求。在基站應(yīng)用中，兩個(gè)獨(dú)立的PLL器件并聯(lián)使用，以減少浪費(fèi)的插槽數(shù)量。當(dāng)?shù)谝粋€(gè)為發(fā)射器生成LO時(shí)，第二個(gè)PLL正在移動(dòng)到下一個(gè)分配的通道。在這種情況下，超快速（<10 μs）建立PLL將顯著降低物料清單（BOM）和布局復(fù)雜性。

Q.如何最小化鎖定時(shí)間？

一個(gè)。通過(guò)增加PFD頻率。PFD頻率決定了在VCO/N和參考信號(hào)之間進(jìn)行比較的速率。增加PFD頻率會(huì)增加電荷泵的更新并縮短鎖定時(shí)間。它還允許擴(kuò)大環(huán)路帶寬。

圖5.環(huán)路帶寬對(duì)鎖定時(shí)間有顯著影響。環(huán)路帶寬越寬，鎖定時(shí)間越快，但雜散元件的水平也越大。對(duì)于 1kHz LBW，142 kHz 的鎖定時(shí)間為 35 μs，對(duì)于 248kHz LBW 時(shí)為 10 μs。

環(huán)路帶寬。環(huán)路帶寬越寬，鎖定時(shí)間越快。代價(jià)是，更寬的環(huán)路帶寬將減少雜散產(chǎn)物的衰減并增加積分相位噪聲。顯著增加環(huán)路帶寬 （>PFD/5） 可能會(huì)導(dǎo)致環(huán)路變得不穩(wěn)定并永久失去鎖定。45度的相位裕量產(chǎn)生最佳的穩(wěn)定瞬變。

避免調(diào)諧接近地電位或 Vp 的電壓。當(dāng)調(diào)諧電壓在電荷泵電源軌（Vp）的一伏以內(nèi)時(shí)，電荷泵開始在飽和區(qū)域工作。在該區(qū)域操作將顯著縮短穩(wěn)定時(shí)間;它還可能導(dǎo)致頻率上升和跳躍之間的不匹配。通過(guò)使用可用的最大Vp或使用有源環(huán)路濾波器，可以避免在此飽和區(qū)域工作。使用具有更高 Kv 的 VCO 將使 Vtune 保持更接近 Vp/2，同時(shí)仍可在所需的頻率范圍內(nèi)調(diào)諧。

選擇塑料電容器。一些電容器表現(xiàn)出介電記憶效應(yīng)，這會(huì)阻礙鎖定時(shí)間。對(duì)于快速鎖相應(yīng)用，建議使用“塑料薄膜”松下ECHU電容器。

Q.哪些因素決定了我可以使用的最大PFD頻率？

A.為了以PFD頻率的步長(zhǎng)獲得連續(xù)的輸出頻率

其中 P 是預(yù)分頻器值。

ADF4xxx提供低至8/9的預(yù)分頻器選擇。這允許PFD頻率高于許多競(jìng)爭(zhēng)器件，而不會(huì)違反上述規(guī)則，從而實(shí)現(xiàn)更低的相位噪聲PLL設(shè)計(jì)。即使不滿足此條件，如果編程寄存器中的 B > A 和 B > 2，PLL 也會(huì)鎖定。

問(wèn)：小數(shù)N自1970年以來(lái)一直存在。它對(duì)PLL設(shè)計(jì)人員有什么優(yōu)勢(shì)？

一個(gè)。整數(shù) N 分頻 PLL 輸出端的分辨率僅限于 PFD 頻率的步長(zhǎng)。小數(shù)N允許PLL輸出端的分辨率降低到PFD頻率的一小部分?？梢陨煞直媛蕿?00sHz的輸出頻率，同時(shí)保持高PFD頻率。因此，N 值明顯小于整數(shù) N。由于電荷泵的噪聲以20 logN的速率乘以輸出，因此相位噪聲可以顯著改善。對(duì)于GSM900系統(tǒng)，小數(shù)N分頻ADF4252的相位噪聲性能為–103 dBc/Hz，而整數(shù)N分頻PLL的相位噪聲性能為–93 dBc/Hz。

同樣具有顯著優(yōu)勢(shì)的是小數(shù)N分頻實(shí)現(xiàn)的鎖定時(shí)間改進(jìn)。PFD頻率設(shè)置為20 MHz，環(huán)路帶寬設(shè)置為150 kHz，將允許頻率合成器在<30 μs內(nèi)跳躍30 MHz。目前的基站需要2個(gè)PLL模塊，以確保LO能夠滿足傳輸?shù)臅r(shí)序要求。憑借小數(shù)N分頻的超快鎖定時(shí)間，未來(lái)的頻率合成器將具有鎖定時(shí)間規(guī)格，允許將2個(gè)“乒乓”PLL替換為單個(gè)小數(shù)N分頻PLL模塊。

Q.如果小數(shù)N分頻具有所有這些優(yōu)勢(shì)，為什么整數(shù)N分頻PLL仍然如此受歡迎？

A. 虛假級(jí)別！小數(shù) N 除以 19.1 包括 N 除以 90 10% 的時(shí)間和 4252 <>% 的時(shí)間。平均除法是正確的，但瞬時(shí)除法不正確。因此，PFD和電荷泵不斷嘗試校正瞬時(shí)相位誤差。提供平均功能的Σ-Δ調(diào)制器的大量數(shù)字活動(dòng)會(huì)在輸出端產(chǎn)生雜散分量。數(shù)字噪聲，加上與辛勤工作的電荷泵匹配不準(zhǔn)確，導(dǎo)致雜散電平大于大多數(shù)通信標(biāo)準(zhǔn)所允許的水平。直到最近，ADF<>等小數(shù)N分頻器件才對(duì)雜散性能進(jìn)行了必要的改進(jìn)，使設(shè)計(jì)人員能夠考慮將其用于傳統(tǒng)的整數(shù)N分頻市場(chǎng)。

Q.您最近發(fā)布了哪些PLL設(shè)備，它們有何不同，我將在哪里使用它們？

答：ADF4001是一款<200 MHz PLL，與常用的ADF4110系列引腳兼容，但去掉了預(yù)分頻器。應(yīng)用是穩(wěn)定的參考時(shí)鐘發(fā)生器，在所有時(shí)鐘必須與單個(gè)參考源同步的情況下。它們通常與VCXO（壓控晶體振蕩器）一起使用，VCXO具有比VCO更低的增益（Kv）和更好的相位噪聲。

ADF4252是一款雙通道小數(shù)N分頻器件，具有<70 dBc雜散特性。它提供 <20 μs 鎖定時(shí)間，而整數(shù) N 的鎖定時(shí)間為 250 μs，由于采用高 PFD 頻率，相位噪聲為 <100 dBc/Hz，這是一種突破性產(chǎn)品，可在相位噪聲和雜散之間進(jìn)行軟件編程權(quán)衡。

ADF4217L/ADF4218L/ADF4219L 是 LMX2331L/LMX2330L/LMX2370 的低相位噪聲升級(jí)版。它們的功耗僅為 7.1 mA，相位噪聲比競(jìng)爭(zhēng)器件提高了 4dB。手機(jī)設(shè)計(jì)師的好消息！

ADF4106是一款6 GHz PLL頻率合成器。它是 5.4 至 5.8GHz 頻段 WLAN 設(shè)備的理想選擇，是市場(chǎng)上噪聲最低的整數(shù) N 分頻 PLL。

Q.哪些工具可用于模擬循環(huán)行為？

答：ADIsimPLL是應(yīng)用無(wú)線電實(shí)驗(yàn)室開發(fā)的仿真工具。它包括ADI頻率合成器以及常用VCO和TCXO的廣泛模型。它允許用戶設(shè)計(jì)多種配置中的無(wú)源和有源環(huán)路濾波器，仿真VCO、PLL和基準(zhǔn)噪聲，并對(duì)雜散和建立行為進(jìn)行建模。設(shè)計(jì)完成后，可以使用安富利的內(nèi)部網(wǎng)絡(luò)鏈接根據(jù)設(shè)計(jì)訂購(gòu)定制評(píng)估板。

圖6.鎖定時(shí)間和相位噪聲只是ADIsimPLL可以建模的兩個(gè)參數(shù)。雖然相位噪聲降低了>8 dB，但小數(shù)N分頻允許的更寬環(huán)路帶寬和高PFD頻率將30 MHz跳躍的鎖定時(shí)間縮短至<30 μs（如圖所示）。

Q.與同類競(jìng)爭(zhēng)器件相比，ADI專有器件是否具有特定優(yōu)勢(shì)？

答：相位噪聲是許多系統(tǒng)設(shè)計(jì)人員的關(guān)鍵規(guī)格。ADF4113系列的相位噪聲性能通常比國(guó)家級(jí)同類產(chǎn)品高6 dB，比富士通或飛利浦同類產(chǎn)品高>10 dB。預(yù)分頻器設(shè)置的擴(kuò)展選擇可保護(hù)設(shè)計(jì)人員在選擇更高PFD頻率時(shí)不會(huì)受到'P2– P' 規(guī)則。另一個(gè)主要優(yōu)點(diǎn)是可選擇8個(gè)可編程電荷泵電流;在VCO增益發(fā)生巨大變化的寬帶設(shè)計(jì)中，可以調(diào)整可編程電流，以確保整個(gè)頻段的環(huán)路穩(wěn)定性和帶寬一致性。

Q.PLL行業(yè)未來(lái)的發(fā)展方向是什么？

一個(gè)。雖然芯片組解決方案在頭條新聞中占據(jù)突出地位，特別是對(duì)于GSM，但新一代蜂窩電話和基站最初仍可能偏愛(ài)分立解決方案。分立式PLL和VCO模塊提供改進(jìn)的噪聲性能和隔離，并且在設(shè)計(jì)周期開始時(shí)已經(jīng)大批量生產(chǎn)。

對(duì)減小手機(jī)尺寸和電流消耗的需求推動(dòng)了采用微型CSP封裝的0.35μm Bi-CMOS雙通道頻率合成器的ADI L系列雙通道頻率合成器的發(fā)展。集成VCO和PLL模塊將是較新系統(tǒng)設(shè)計(jì)的主要增長(zhǎng)，其中初始設(shè)計(jì)的電路板面積和成本降低至關(guān)重要。

然而，最令人興奮的發(fā)展可能是小數(shù)N分頻技術(shù)。最近在雜散性能方面的改進(jìn)使ADF4252得以發(fā)布，并引起了前所未有的興趣。該架構(gòu)固有的相位噪聲改善、超快鎖定時(shí)間和多功能性很可能主導(dǎo)未來(lái)多標(biāo)準(zhǔn)高數(shù)據(jù)速率無(wú)線系統(tǒng)的LO模塊。

審核編輯：郭婷