芯片內(nèi)部，如何互聯(lián)？

隨著摩爾定律的放緩，芯粒（Chiplet）和異構(gòu)集成 (HI：heterogenous integration) 提供了一種令人信服的方式來繼續(xù)改進(jìn)性能、功耗、面積和成本 (PPAC)，但是選擇連接這些設(shè)備的最佳方式以使它們以一致且可預(yù)測的方式運(yùn)行是隨著選項(xiàng)數(shù)量的不斷增加，這成為一個(gè)挑戰(zhàn)。

更多的可能性也帶來更多潛在的連接方式。因此，雖然 AI、5G、高性能計(jì)算、移動和可穿戴設(shè)備中的下一代應(yīng)用都受益于不同設(shè)備在緊湊封裝中的各種組合，但僅對不斷增加的互連選擇進(jìn)行分類是一項(xiàng)挑戰(zhàn)。但有利的一面是，該行業(yè)不再受一套規(guī)則的束縛，定制和優(yōu)化系統(tǒng)的可能性正在呈爆炸式增長。

Promex工程副總裁 Chip Greely 說：“異構(gòu)集成的美妙之處在于它現(xiàn)在并不總是適用于電氣?！?“你也可以將機(jī)電設(shè)備放入你的封裝中。對于我們的一些產(chǎn)品領(lǐng)域——例如，醫(yī)用相機(jī)——我們將機(jī)械和電氣功能整合在一個(gè)很小的空間內(nèi)。如果你想擁有一個(gè)穩(wěn)健的制造過程，你就會試圖讓你包括機(jī)械接口在內(nèi)的接口盡可能容忍任何未對準(zhǔn)或放置精度的任何變化?！?/p>

三星、英特爾、臺積電和許多其他設(shè)備制造商正專注于優(yōu)化各種架構(gòu)中的芯片到芯片（die-to-die）和芯片到封裝（die-to-package）互連，無論是使用微凸塊、混合鍵合和橋接的垂直構(gòu)建，還是使用扇出重新分布的水平構(gòu)建層。決定如何以及在何處形成互連正在成為系統(tǒng)集成的重要組成部分。

封裝選項(xiàng)的數(shù)量正在增加，因?yàn)樵S多新設(shè)計(jì)都是針對特定應(yīng)用高度定制的。因此，它們的構(gòu)造和連接方式通常取決于需要處理的數(shù)據(jù)量和類型、需要處理的位置以及可用功率。例證：特斯拉的 D1 Dojo 芯片是一塊 500 億晶體管芯片，用于在特斯拉數(shù)據(jù)中心內(nèi)訓(xùn)練 AI 模型。特斯拉低壓電子產(chǎn)品副總裁皮特·班農(nóng) (Pete Bannon) 在最近的一次演講中表示，這里的重點(diǎn)是海量數(shù)據(jù)吞吐量，使用具有內(nèi)置靈活性的高度并行計(jì)算。

特斯拉的設(shè)備基于臺積電的集成扇出(InFO) 技術(shù)，在陣列中包含 25 個(gè) D1 芯粒。Bannon 表示，該設(shè)備可以達(dá)到 9 petaflops，使用 576 通道的 I/O 環(huán)以每秒 36 TB 的速度移動。它還包括 3 個(gè)窄 RDL 層和 3 個(gè)厚 RDL 層。

與此同時(shí)，臺積電的路線圖要求采用可將電阻降低 40% 的新型低電阻互連。臺積電高級副總裁Yuh Jier Mii 表示，該方案不是通過大馬士革（damascene）制造，而是通過帶氣隙而不是電介質(zhì)的減法金屬反應(yīng)離子蝕刻（subtractive metal reactive ion etch）制造，可以將電容降低 20% 至 30%，并最終用 2D 互連材料取代銅互連。Mii 在最近的一次演示中表示：“隨著電阻率降低，未來有可能通過增強(qiáng)的互連性能進(jìn)行擴(kuò)展?！?/p>

圖 1：從板上芯片到異構(gòu)集成的重新配置和互連路徑

異構(gòu)集成的路線圖正在通過混合鍵合、更多地使用硅橋、二氧化硅和尺寸越來越大的聚合物中介層轉(zhuǎn)向更多的芯片堆疊。為了滿足不同的最終用途，體系結(jié)構(gòu)和封裝類型不斷增加。

不同的架構(gòu)，優(yōu)先級

“先進(jìn)封裝架構(gòu)有望導(dǎo)致 I/O 互連呈指數(shù)級增長，”三星電子公司副總裁 Seung Wook Yoon 說（見圖 1）。Yoon 在 IEDM上詳細(xì)介紹了該公司用于芯粒集成的先進(jìn)封裝 FAB 解決方案 (APFS)，重點(diǎn)介紹了先進(jìn)封裝流程中的四個(gè)關(guān)鍵工藝——薄晶圓切割、混合鍵合、薄晶圓剝離（零應(yīng)力）和垂直互連. “對于芯粒技術(shù)，晶圓厚度和凸點(diǎn)間距是關(guān)鍵參數(shù)。目前，最先進(jìn)的 HBM 封裝的晶圓厚度小于 40μm，并將超過 16 個(gè)裸片堆疊到一個(gè)封裝中?！?/p>

三星有四種不同的封裝配置：2.5D RDL (R-Cube)、2.5D 硅中介層 (I-Cube)、3D-IC堆疊、采用混合鍵合的 X-Cube 微凸塊和混合中介層(H-Cube)。

圖 2：高帶寬內(nèi)存和 AI/高性能計(jì)算中不斷增加的互連數(shù)量

不斷增加的電氣、機(jī)械和熱問題也在推動 HI 工藝解決方案的發(fā)展。例如，TSMC 展示了它如何解決由 4 個(gè)SoC 和 8 個(gè) HBM 在 78 x 72mm 基板上的 50 x 54 mm 有機(jī)中介層上組成的系統(tǒng)中的噪聲問題（見圖 3）。在此設(shè)計(jì)中，用于芯片間連接的微凸塊的最小凸塊間距為 35μm。有機(jī)中介層（50 x 54 毫米或 3.3X 光罩尺寸）包含大約 53,000 條再分布層線（redistribution layer lines）。

圖 3：約 53,000條細(xì)間距 2um RDL 線形成總長 140 米，將 4 個(gè) SOC 和 8 個(gè) HBM 與層壓基板 (CoWoS-R) 上的有機(jī)中介層連接起來

臺積電在其中介層電介質(zhì)的 C4 凸點(diǎn)側(cè)集成了一個(gè)分立式去耦電容器，非常靠近 SoC 器件，以確?？焖僖种?a target="_blank">電源域噪聲。這反過來又增強(qiáng)了 HBM 在高數(shù)據(jù)速率下的信號完整性。

熱問題雖然對半導(dǎo)體行業(yè)來說并不新鮮，但當(dāng)更多的計(jì)算和電源管理設(shè)備彼此靠近放置時(shí)，熱問題會變得更加嚴(yán)重。Greely 指出了內(nèi)存和電源管理 IC 等組合，它們通常必須在一個(gè)封裝內(nèi)隔離?！半娫垂芾砭拖褚粋€(gè)老式的暖手器，而內(nèi)存不喜歡超過 85°C，更不用說 100°C?！?/p>

中介層，無論是基于硅還是基于聚合物的薄膜，都有助于互連并充當(dāng)異質(zhì)芯片堆棧的應(yīng)力消除緩沖器。壓力管理以及芯片移位最小化是晶圓廠開始從架構(gòu)規(guī)劃和工藝方面著手解決的持續(xù)性問題。

ASE 在 IEDM 上展示了其三個(gè)垂直集成扇出封裝線的詳細(xì)信息?！皩τ?2.5D 和 3D，我們看到了密度和帶寬的增加。但我們也看到成本增加，這導(dǎo)致我們開發(fā)和引入了 ViPak 平臺，” ASE工程和技術(shù)營銷高級總監(jiān) Lihong Cao 說?！巴ㄟ^使用硅橋，L/S 芯片到芯片互連可以擴(kuò)展到 0.8μm，甚至 0.65μm。所以在這個(gè)過程中，你最后放上die，但將橋接die放在載體上并使用銅柱連接。并且有兩個(gè)成型步驟。首先是保護(hù)橋接die。所以我不使用 RDL 進(jìn)行互連，連接是通過橋接裸片，你可以使用 65nm 工藝設(shè)計(jì)橋接裸片，然后最后貼上芯片?！?/p>

異構(gòu)系統(tǒng)本身就是系統(tǒng)或子系統(tǒng)。他們需要系統(tǒng)技術(shù)協(xié)同優(yōu)化 (STCO)，這是 IEDM 慶祝晶體管發(fā)明 75 周年并展望下一個(gè) 75 年的主題。英特爾技術(shù)開發(fā)總經(jīng)理 Ann Kelleher 表示：“慶祝晶體管的最佳方式是期待我們?nèi)绾未_保在未來 75 年內(nèi)帶來盡可能多的創(chuàng)新?！薄盎谙到y(tǒng)的技術(shù)協(xié)同優(yōu)化 (STCO) 是摩爾定律的下一步發(fā)展。”

STCO 將設(shè)計(jì)技術(shù)協(xié)同優(yōu)化提升到系統(tǒng)級，為一個(gè)或多個(gè)制造流程優(yōu)化設(shè)計(jì)工具。根據(jù) Kelleher 的說法，下一階段“就是我所說的從工作量開始工作。” 這包括系統(tǒng)和軟件的所有方面，直至整個(gè)制造過程（見圖 4），同時(shí)優(yōu)化系統(tǒng)設(shè)計(jì)、軟件、設(shè)備、互連、晶體管等。

圖 4：STCO 從工作負(fù)載開始，考慮晶圓廠和封裝制造和設(shè)計(jì)以及軟件和系統(tǒng)架構(gòu)的所有方面

在工藝技術(shù)方面，Kelleher 指出晶體管將在 2023 年轉(zhuǎn)變?yōu)榄h(huán)柵 FET，在2025 年轉(zhuǎn)變?yōu)楦?NA EUV，下一代互連金屬、鐵電材料，以及光學(xué)互連的最終結(jié)合。

混合鍵合

混合鍵合之所以稱為混合鍵合，是因?yàn)樗瑫r(shí)鍵合了銅對銅焊盤（copper-to-copper pads）和電介質(zhì)對電介質(zhì)場（dielectric-to-dielectric fields），提供了終極的垂直連接。相對于銅微凸塊，混合鍵合可將信號延遲降至接近零，同時(shí)使凸塊密度提高 1,000 倍。微凸點(diǎn)間距目前在 35μm 以上。對于混合鍵合，正在評估小于 20μm的間距。

“我們正在與客戶就幾個(gè)有趣的混合綁定用例進(jìn)行交流，包括高帶寬邊緣 AI 設(shè)備和 RF 組件。根據(jù)應(yīng)用的不同，應(yīng)用混合鍵合的好處可以是更高的性能和/或更強(qiáng)大的功能，在外形尺寸限制內(nèi)，” UMC技術(shù)開發(fā)總監(jiān) Tony Lin 說。

清潔界面和精確對準(zhǔn)是具有生產(chǎn)價(jià)值的混合鍵合工藝的關(guān)鍵要素。晶圓對晶圓（W2W）鍵合和芯片對晶圓(C2W)鍵合工藝均可用。W2W更成熟，但它需要相同尺寸的芯片，幾乎沒有靈活性。芯片到晶圓的流程更加復(fù)雜，并且容易受到芯片放置對齊不準(zhǔn)確的影響。提高貼裝精度的一種方法是同時(shí)對多個(gè)裸片執(zhí)行集體 D2W 鍵合（見圖 5）。也有多種脫粘方法，重點(diǎn)是最大限度地減少基板應(yīng)力、降低成本和提高產(chǎn)量。

例如，熱方法成本低，但會引入壓力，并且產(chǎn)量低。Brewer Science副主任 Alvin Lee 表示，化學(xué)方法可以在室溫下進(jìn)行，但通量仍然很低。激光剝離提供更快的吞吐量和低應(yīng)力，但設(shè)備成本高。下一代光子剝離使用高強(qiáng)度光從玻璃上快速剝離晶圓，以更適中的工具成本引入很小的應(yīng)力，Lee 指出。集體 D2W 混合鍵合是扇出封裝的使能技術(shù)。

圖 5：集體芯片到晶圓混合鍵合的工藝流程提供了比單獨(dú)拾取和放置更高的吞吐量和卓越的對準(zhǔn)精度

混合綁定的早期采用者的額外好處之一可能是他們能夠?qū)崿F(xiàn)相當(dāng)于技術(shù)節(jié)點(diǎn)轉(zhuǎn)換的性能提升?！拔覀兊目蛻衾^續(xù)需要在他們的 IC 設(shè)計(jì)中實(shí)現(xiàn)更快的性能、更高的電源效率和更低的成本，這在過去是通過縮小晶體管來實(shí)現(xiàn)的，”UMC 的 Lin 說?！半S著跟上摩爾定律變得更具挑戰(zhàn)性和成本更高，混合鍵合可以提供我們客戶尋求的性能改進(jìn)，使其成為技術(shù)節(jié)點(diǎn)遷移的靈活替代解決方案?！?/p>

英特爾透露了其在混合鍵合方面的研發(fā)進(jìn)展，從2021年的10μm間距銅-銅鍵合擴(kuò)展到上個(gè)月的3微米間距鍵合（見圖6）。一些專門針對混合鍵合優(yōu)化的新工藝模塊包括調(diào)整 PECVD 氧化物沉積工藝以沉積厚 (20μm) 的低應(yīng)力薄膜，改進(jìn)氧化物 CMP 漿料以加快拋光速度，以及創(chuàng)建高縱橫比蝕刻和填充工藝對于通過電介質(zhì)過孔。

圖 6：2021 年演示了間距為 10μm的混合銅-銅鍵合，2022 年演示了間距為 3微米的混合銅-銅鍵合，密度增加了 1,000 倍

但這些過程也有一些問題需要解決，這需要時(shí)間。例如，芯片移位可能是先進(jìn)封裝和異構(gòu)集成的一個(gè)重要問題。Greely 說：“也許您的互連焊盤尺寸過大，這樣您就可以為任何芯片移位做出妥協(xié)。” “當(dāng)你放下 RDL 層時(shí)，registration將是關(guān)鍵?！?/p>

插入結(jié)構(gòu)（An interposing structure）

插入器（interposing）本身不是分立元件。它是芯片（或芯片）和下面的層壓基板之間的中間結(jié)構(gòu)。盡管業(yè)界經(jīng)常提到硅中介層，但構(gòu)成硅中介層的材料都是電介質(zhì)，即二氧化硅?；诰酆衔锏闹薪閷颖裙柚薪閷颖阋说枚啵鼈冊谀承?yīng)用中缺乏可靠性。

臺積電探索了有機(jī)中介層在電氣性能、翹曲控制、良率和可靠性方面的優(yōu)勢?！皞鬏敁p耗是線路長度的函數(shù)。對于固定的每比特能量功耗設(shè)計(jì)預(yù)算，需要縮短互連長度以實(shí)現(xiàn)高帶寬，”臺積電后端技術(shù)服務(wù)部總監(jiān) Shin-Puu Jeng 說。

該代工廠一直致力于提高其堆疊技術(shù)的可靠性?！爱?dāng)你進(jìn)入高速時(shí)，CoWoS-R的優(yōu)勢更大，因?yàn)?RC 的優(yōu)勢在高頻下衰減得更慢，”Jeng 說。CoWoS-R 中的有機(jī)中介層由聚合物中的銅線組成（介電常數(shù) = 3.3）?！胺浅Ｃ芗拇怪边B接可實(shí)現(xiàn)低阻抗電力傳輸網(wǎng)絡(luò)。從銅/氧化物模擬眼圖可以看到，氧化物中較薄的銅，聚合物中的銅，表明聚合物中銅的線長具有更大的靈活性。在 CPU 到 HBM 互連的情況下，長RDL 互連（L/S = 2μm/2μm）變厚（4μm）以減少高速數(shù)據(jù)傳輸?shù)呢?fù)載，同時(shí)也改善 IR 壓降用于供電網(wǎng)絡(luò)。與薄或厚 TSV 相比，聚合物通孔的插入損耗更低。RC 延遲會影響功耗。電力傳輸具有水平和垂直傳輸組件。非常密集的垂直連接提供低阻抗PDN。去耦電容器對于抑制電源噪聲和實(shí)現(xiàn)穩(wěn)定的電壓供應(yīng)很重要?！?/p>

建立橋梁

英特爾和臺積電一直在使用專有的硅橋技術(shù)來互連高帶寬內(nèi)存模塊和CPU/GPU。ASE 最近推出了一個(gè)帶有嵌入式橋的封裝平臺，能夠以 0.8 微米的線和間距 (FoCoS-B) 連接芯粒到芯粒。

“由于固有的扇出 RDL 工藝限制，F(xiàn)OCoS-CF 和 FOCoS-CL（先芯片后芯片）解決方案在制造具有高層數(shù)（>6 層）和細(xì)線/間距（L /S = 1μm/1μm)，適用于需要高密度 die-to-die 連接、高輸入/輸出計(jì)數(shù)和高速信號傳輸?shù)膽?yīng)用，”ASE 的 Cao 說。FOCoS-B 為多個(gè)橋接芯片集成提供了多種選擇。在一個(gè)示例中，8 個(gè)硅橋芯片嵌入到兩個(gè)相同的扇出 RDL 結(jié)構(gòu)中，具有 2 個(gè) ASIC 和 8 個(gè) HBM2e 模塊。它們使用兩個(gè)相同的扇出模塊進(jìn)行安裝，這些模塊組裝在 MCM 中的一個(gè)倒裝芯片 BGA 基板上（見圖 2）。FO 模塊均為 47 x 31mm，封裝體尺寸為 78 x 70mm。

圖 7：基板橋上的扇出芯片 (FOCoS-B) 原理圖（上圖）和橫截面圖（下圖）實(shí)現(xiàn)了比 RDL 更小的芯片到芯片連接 (0.8μm)

Cao 解釋說，ASE 工程師通常還比較了 2.5D 與芯片在后和芯片在前的 FOCoS 方法的插入損耗、翹曲和可靠性。由于消除了硅中介層并減少了寄生電容和串?dāng)_，兩種 FOCoS 方法都展示了優(yōu)于 2.5D Si TSV 的電氣性能。封裝級翹曲，主要由芯片和基板以及扇出模塊之間的 CTE（熱膨脹系數(shù)）不匹配引起，顯示出更好的翹曲控制，并且所有封裝都在組裝前通過了開路/短路和功能測試，以及可靠性壓力測試 JEDEC 條件。

但這仍然不簡單?！爱?dāng)我設(shè)計(jì) BGA 基板時(shí)，銅平衡（copper balance）被敲打到我身上，以確保我們制作出良好的直板基板，”Promex 的 Greely 說?！艾F(xiàn)在，銅平衡是單個(gè)封裝級別的問題，我將 7、10、12 個(gè)不同的器件放入不同的溫度下，將它們貼附到基板上，我得到 12 到 14 微米從一個(gè)溫度到另一個(gè)溫度的翹曲變化。如果我有一個(gè) 50 毫米的基板，它有 250 微米的偏轉(zhuǎn)，在室溫下是凹面的，而在 300 度時(shí)則相反，現(xiàn)在它是凸面的。我正在嘗試將一塊漂亮的 25 微米背景硅放在那個(gè)東西上，并希望它在冷卻回室溫后保持一體。這可能是一個(gè)極端的例子，但這些都是嚴(yán)峻的挑戰(zhàn)?！?/p>

熱管理

在封裝中，超過 90% 的熱量通過封裝從芯片頂部散發(fā)到散熱器，通常是帶垂直鰭片的陽極氧化鋁基散熱器。具有高導(dǎo)熱性的熱界面材料（TIM）放置在芯片和封裝之間以幫助傳遞熱量。用于 CPU 的下一代 TIM 包括金屬板合金（如銦和錫）和銀燒結(jié)錫，它們分別傳導(dǎo) 60W/mK 和 50W/mK。

工程師和材料供應(yīng)商繼續(xù)探索替代 TIM。Amkor Technology的高級機(jī)械工程師 Nathan Whitchurch 說：“過去稀有的材料正變得越來越稀有”. “因此，對于燒結(jié)銀，您最終會在蓋子和管芯之間形成導(dǎo)熱性非常高的銀合金基體。另一種是較軟的 TIM——銦基類型的東西。幾年前，我們經(jīng)常談?wù)撓嘧儾牧?。這似乎已經(jīng)消失，因?yàn)槿藗円庾R到可靠性和優(yōu)勢并不存在。石墨墊之類的東西具有難以克服的工程挑戰(zhàn)。單一方向上的石墨具有高導(dǎo)熱性，但將其裝入封裝中是一項(xiàng)艱巨的挑戰(zhàn)。所以這就是我們看到隨著時(shí)間的推移，更奇特的材料變得不那么奇特的地方?！?/p>

結(jié)論

先進(jìn)封裝中的芯粒通過焊料、微凸塊、RDL 和混合鍵合進(jìn)行電氣互連。所有這些連接都需要在模塊的使用壽命內(nèi)保持可靠。隨著封裝類型的激增和壓力更低的新工藝的出現(xiàn)，工程師們發(fā)現(xiàn)異構(gòu)集成提供的靈活性可能值得所有挑戰(zhàn)。

關(guān)于芯粒和異構(gòu)集成的討論通常不會提及該行業(yè)采用這種新范式的時(shí)間有多早?！癠CIe是一個(gè)非常好的開放標(biāo)準(zhǔn)，”ASE 首席執(zhí)行官 Bill Chen 說?！坝行┤伺艿帽葮?biāo)準(zhǔn)還快。但隨后會有用戶的反饋?！?然后，該反饋循環(huán)將更深入地了解未來需要什么。此外，供應(yīng)商-客戶生態(tài)系統(tǒng)將了解哪種類型的異構(gòu)集成、組裝技術(shù)、流程、設(shè)計(jì)工具等最有效。這將是一個(gè)過程。

三星的 Yoon 表示：“半導(dǎo)體才剛剛開始其芯粒和異構(gòu)的旅程，因?yàn)樵O(shè)備縮放變得如此困難和昂貴，而且 PPAC 正在隨著每個(gè)先進(jìn)節(jié)點(diǎn)而縮小?！薄靶玖ＴO(shè)計(jì)標(biāo)準(zhǔn)將變得更加普遍，將這些設(shè)備組合在一起的更可預(yù)測的方式將接管。但所有這一切都需要數(shù)年時(shí)間，需要收集大數(shù)據(jù)、合作伙伴之間的協(xié)作以及跨價(jià)值鏈實(shí)驗(yàn)來確定什么是有效的?！?/p>

審核編輯：湯梓紅