實(shí)現(xiàn)高速收發(fā)器TX通道間相位對(duì)齊的方法

在某些協(xié)議的應(yīng)用場(chǎng)合，需要對(duì)高速收發(fā)器的多個(gè)通道之間實(shí)現(xiàn)同步，通道間的相位延遲小于一定數(shù)量的UI，甚至小于1個(gè)UI。然而大多數(shù)情況下，高速收發(fā)器的相位延遲并不是固定的，導(dǎo)致上電后通道間會(huì)產(chǎn)生多個(gè)UI的相位延遲，并且每次上電后延遲的UI數(shù)量是隨機(jī)的。

本文將介紹兩種實(shí)現(xiàn)相位對(duì)齊的方法，可適用于US系列和US Plus系列的GTH和GTY器件。

當(dāng)TX Buffer被使能時(shí)，可以通過TXBUFSTATUS的Bit0（Half Full）的狀態(tài)和TXPIPPM的調(diào)整實(shí)現(xiàn)TX通道同步。上電后TX通道間的相位和TXBUFSTATUS都處于隨機(jī)狀態(tài)，相位超前與延遲以及超前和延遲的UI數(shù)量都是不確定的，見下圖：

1）TXPIPPM調(diào)整方法

參照Article 70869的方法對(duì)每個(gè)通道做TXPIPPM調(diào)整：當(dāng)TXBUFSTATUS[0]的狀態(tài)為1時(shí)，通過調(diào)整TXPIPPMSTEPSIZE減少PI值；當(dāng)TXBUFSTATUS[0]的狀態(tài)為0時(shí)，通過調(diào)整TXPIPPMSTEPSIZE增加PI值。TXPIPPMSTEPSIZE是一個(gè)5bits端口，其中TXPIPPMSTEPSIZE[4]控制PI值增加或減少，TXPIPPMSTEPSIZE[3:0]為PI值增加或減少的數(shù)值。調(diào)整流程按下圖所示：

2）TXOUTCLK的時(shí)鐘選擇

TXOUTCLK的時(shí)鐘不能選擇TXOUTCLKPMA和TXOUTCLKPCS，對(duì)應(yīng)TXOUTCLKSEL不能設(shè)置為 “001” 或 “010” ，建議選擇TXPROGDIVCLK時(shí)鐘作為TXOUTCLK，否則會(huì)導(dǎo)致調(diào)整無(wú)效的情況，即不管如何調(diào)整TXPIPPM控制器，TXBUFSTATUS都始終處于常高或者常低的狀態(tài)。

3）TXPIPPM控制器端口和時(shí)序TXPIPPM控制器相關(guān)的端口如下所示：

對(duì)于不同器件，TXPIPPM的時(shí)序略有不同，詳細(xì)可參考對(duì)應(yīng)GT的User Guide。

4）TXBUFSTATUS的狀態(tài)變化

TXBUFSTATUS在調(diào)整過程中會(huì)有一段時(shí)間呈現(xiàn)出反復(fù)翻轉(zhuǎn)的狀態(tài)，此時(shí)TXPIPPMSTEPSIZE的設(shè)置需要一直保持之前的狀態(tài)直到TXBUFSTATUS的狀態(tài)穩(wěn)定后再置為0。

5）調(diào)整完成后的對(duì)齊效果

此方法也可以在不同的GT QUAD中實(shí)現(xiàn)TX相位對(duì)齊，也可以用于控制PCB Deskew控制。

當(dāng)TX Buffer被旁路時(shí)，在TX相位對(duì)齊電路工作之前，每個(gè)通道XCLK的相位差是隨機(jī)的。TX相位對(duì)齊的基本原理是Master通道產(chǎn)生TXOUTCLK作為公共時(shí)鐘通過BUFG_GT與各通道的TXUSRCLK和TXUSRCLK2相連，并且所有通道的XCLK時(shí)鐘都設(shè)置為TXUSR時(shí)鐘（如下圖所示），這樣就可以與Master通道產(chǎn)生的公共時(shí)鐘對(duì)齊，從而實(shí)現(xiàn)每個(gè)TX通道數(shù)據(jù)的相位對(duì)齊，對(duì)齊后僅存在各通道與公共時(shí)鐘微小的相位差。

TX相位對(duì)齊分為自動(dòng)和手動(dòng)兩種模式，一般常用自動(dòng)模式。多通道相位自動(dòng)對(duì)齊需要設(shè)置以下參數(shù)：

1）TXOUTCLK時(shí)鐘選擇

在Basic菜單將TX Buffer設(shè)置為Bypass模式，Wizard會(huì)自動(dòng)將XCLK的時(shí)鐘選擇為TXUSR。此時(shí)，TXOUTCLK只能選擇為TXPLLREFCLK_DIV1、TXPLLREFCLK_DIV2或TXPROGDIVCLK。

2）定義Master通道

Physical Resources中選擇Master通道位置，對(duì)應(yīng)產(chǎn)生公共時(shí)鐘，推薦使用GT column中間位置的通道作為Master。Wizard會(huì)將TXSYNCMODE置1代表Master通道，其余通道置0代表Slave通道。四個(gè)GT通道需要使用同一個(gè)Reference Clock輸入。

3）Structural Options將TX Buffer Bypass 的相關(guān)端口勾選。

在TX相位對(duì)齊完成前，即txphaligndone_out第二個(gè)上升沿到來前，需要關(guān)閉TXPIPPM調(diào)整的功能，將TXPIPPMSEL端口置為0。

4）GT內(nèi)部連接關(guān)系

TX Buffer Bypass多通道相位自動(dòng)對(duì)齊的內(nèi)部端口連接如下圖所示，Wizard會(huì)在后臺(tái)自動(dòng)生成連接關(guān)系，手動(dòng)模式的連接方式可以參考相應(yīng)的GT用戶手冊(cè)。

實(shí)際測(cè)試結(jié)果表明，在txphaligndone_out置1后，Channel0與Channel1-Channel3存在微小的相位差，測(cè)量結(jié)果如下表所示：

參照Datasheet的描述，同一Reference Clock在開啟相位對(duì)齊并且TX輸出為最大速率時(shí)的TX lane-to-lane Skew最大值為500ps。

如果要實(shí)現(xiàn)更高精度的相位對(duì)齊，可再配合使用TXPIPPM控制器(TX Phase Interpolator PPM Controller)調(diào)整。

5）調(diào)整完成后的對(duì)齊效果

注意：TX Buffer bypass的相位對(duì)齊僅限于同一個(gè)Column的通道。如果器件有左右兩組Column，無(wú)法實(shí)現(xiàn)左側(cè)通道與右側(cè)通道的相位對(duì)齊。